原创 半导体工艺的发展对模拟设计者的挑战(上)

前两周看了一家专业半导体调查机构的预测, 分析说半导体微细化到2014年左右将到达极限, 约在数十到二十多nm, 今后工艺的发展将转向如何优化及性能提高方面. 对于模拟IC设计, 通常是晚几个世代的process应用在产品线中,

比如现在数字Ic开始已使用45nm, 65nm(32nm的产品今年也开始出现), 而射频IC一般现在用90nm以上的较多, 对于一些宽带设计(UWB, tuner等), 工艺越小, 难度成倍数以上增加.

每年看ISSCC的论文, 就会发现传统的要在bipolar, Bicmos实现的电路正在一个个被CMOS代替, 随着MOS的Ft变大, 导通电阻的变小, 今后模拟设计者面临的MOS电路的设计将不只限于电路性能本身, 也会限于工艺微细化带来的各项课题. 从长期趋势来看, 模拟设计要求越来越多的数字校正技术来配合, 而数字设计者也要求理解微细工艺中管子的一些物理特性的变化. 从这期开始, 我将陆陆续续谈谈工艺发展对射频IC设计的影响.

今天主要谈谈工艺缩小对MOS管及配线的影响.

首先就是leak电流, gate长度变小后由于gate的SiO2膜tox变小, 产生DIBL效应导致明显的leak电流. 工艺的发展, 现在已经用SiON膜代替SiO2膜, 使导电率增加.(一般的方法就是找代替材料使等效的tox变大)

其次随工艺的发展, 金属配线的层数也变大, 线间隔的变小使得导电率增加. 所以现在有不少已经开始采用低导电率的Low-K材料使配线的强度变大. 大家都知道, 电路设计的时候, 有时侯会碰到电流密度的困惑, 大电流的地方配线厚, 导致高频性能变差.

最后就是半导体的有源管的变动率增大. 比如差分电路的设计中, 就算layout中严格采用对称的分配, MOS管也有可能会产生偏差, 这在一些设计电路中是致命的缺点(比如镜像抑制混频器等), 工艺的发展引起管子变动率增大的问题,半导体生产商也在努力寻找对策. 比如利用生物学上遗传理论来分析工艺中变动率的相对概率从而拟出最佳的变化曲线.

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