原创串口读写SDRAM的调试经验

 2011-5-25 18:28  2260 5 6 分类: FPGA/CPLD

1。用ModelSim仿真时SDR有一管脚始终高阻，耽误了不了时间。还是老问题，控制模块里的wire连线与功能模块的端口不一致(Fifo_Data写成Fifo_DATA)。这种问题Verilog编译是不会报错的，一旦出错就让人抓狂。
2。经FIFO,读取串口时，第一个字符读不到，原因就是FIFO要等Read信号重新变高时才出数据。但开始时却怀疑自已对非阻塞赋值的理解，耽误几个小时。
3。一开始使用SDRAM模块，却没有用PLL给SDRAM和SDR控制器分频，自已去摸索太难了。

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文章评论（1条评论）

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用户428511 2014-4-23 22:31

您好您好，我稍微修改了特权的程序。SDRAM的modelsim仿真，之前也仿真过了FIFO，正确显示了。但是这个SDRAM仿真，写请求为1时，SDRAM_data有数据，应该是写入了数据。但是当syswr_done为高时，SDRAM的读请求有拉高，但是为什么以后，sys_data_out是没有数据的，而且我查了work_state，发现有在读状态，请问是什么原因呢

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用户428511 2014-4-23 22:31

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