原创 verilog下的负数

2011-6-1 18:02 8350 7 9 分类: FPGA/CPLD
  首先明确两个概念:赋值时或数制转换和在加法器里做加法时
  数值与变量和赋给变量:当变量为有符号数时,不允许数值中出现任何位界限,不然整个表达式的值将被解释为无符号数。而数值的符号则被正确运算。
  数值赋值给变量:两个同时指定界限时,被当作无符号数操作,即使用负数。其中一个未指定界限时,作为有符号数。
  比较时:除非两边明确都是有符号数,否则按无符号处理,数值不能加任何限定。
  运算时:除了移位运算位移量可以用有界限数字外,其它运算出现有任何限定数字量即按无符号数处理。
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文章评论2条评论)

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用户1726317 2014-8-15 11:08

我要对负数右移位怎么办呢?前面的符号位会不会右移过来呢?

用户377235 2012-3-15 15:55

解决了编程中的一个问题,很好~

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