原创 SOC感悟--时序分析2建立时间保持时间
2、 为什么会有setup（建立时间）和hold（保持时间）（注：这部分参考了网上的资料）
建立时间粗略示意
保持时间简单示意
图1经典的上升沿D触发器内部结构
关于为什么会有建立时间和保持时间，我曾试图从触发器或锁存器内部的结构去分析和证实，但是看了许多资料，由于触发器的内部结构有很多，所以分析方法很多，说法也很多。下面针对上图比较经典的结构来分析一下建立时间和保持时间。
如上图1所示，这是一个上升沿触发的D触发器，需要注意的是，图中的6个与非门都是有延迟的，也就是在某一时刻输入组合逻辑的数据，在一段时间之后才能影响其输出，这是产生建立时间和保持时间要求的最根本原因。
首先，我们在假设所有的与非门的延迟为0，叙述一下这个触发器的整体工作流程。
当CLK=0时，与非门G3和G4的输出均为1，输出的1反馈到G1和G2作为输入，导致G1和G2的输出分别为D和/D，输出的D和/D又反馈到G3和G4；而G5和G6在此期间一直锁存着之前的数据，不受输入影响。
图2 CLK=0时触发器内部信号详情
当CLK=1时，与非门G3和G4的输出变为/D和D，输出到G5和G6作为输入，根据锁存器的原理，G5和G6最终会稳定的输出Q和/Q。
图3 CLK=1时触发器内部信号详情
然后我们把门电路的时延加上。设G2和G1?的延迟为T1，当CLK=0时，如果D在时钟跳变前的T（T）时间才从d1更新为d2，那么G1和G2在时钟跳变时刻的输出值肯定是d1和/d1，而不是d2和/d2，进而影响到G3和G4的输出。如果要使得G1和G2的输出为d2和/d2，就必须要求D起码在时钟跳变之前的T1时间内维持d2稳定不变。这个T1就是建立时间Tsu。
当CLK=1时，G3和G4的延迟为T2，当CLK=1时，如果D在时钟跳变之后的T（T）时间从d2更新为d3，由于G3和G4的输出在T的时间内还保持为1，所以D的更新会影响G2和G1的输出，进而影响G3和G4的输出，进而影响G5和G6的输出，造成输出Q和/Q不稳。
- 上一篇： SOC感悟----建立时间图文分析
- 下一篇： SOC感悟-----时序分析1
-
sunyzz 2017-08-19 10:38
- 【博客大赛】AVALON总线介绍
- 1、AVALON总线简介Avalon总线是一种协议较为简单的片内总线，是ALTERA公司定义的片上互联总线，该总线可以将诸如NIOS II的CPU与其他外设连接起来，进而进行数据交换。AVALON总线...
-
- 【博客大赛】不要轻易做职场滥好人
- 小A毕业于国内普通高校，但是他聪明，勤奋，能干，动手能力强，可是即便有这些优点也不能让小A轻轻松松找到一份好工作。这不，去年9月份小A好不容易找到一份工作，然后立马就入职了C公司，生怕C公司过两天不要...
-
- 【博客大赛】IC设计低功耗技术四
- 五：工艺层面的降低功耗前面几节都是在讨论设计人员如何在前期阶段，中期阶段降低功耗，涉及到软件层面的，硬件层面的，这些技巧基本都是前辈总结出来的，或者根据理论推论出来的。但是到了后期，想降低功耗基本就要...
-
- 【博客大赛】IC设计之低功耗技术三
- 四：RTL（寄存器传输）级的低功耗设计4.1 状态机的设计状态机编码中一般有两种方式，普通的二进制编码，特殊的格雷码，格雷码的特点是两个数据之间的跳变时只会有一个bit在toggle，显然比起多bit...
-
- 【博客大赛】IC设计之低功耗技术二
- 三、架构层面的降低功耗系统的实现有很多的方式，每种方式对功耗的影响都不相同，本节主要介绍架构对功耗的影响。3.1 高级门口电路 在同步电路系统中，时钟占据了大部分的动态功耗，因而在一些情况下，如果有些...
-
- 【博客大赛】IC 设计之低功耗技术一
- 一、前言随着计算机技术和微电子技术的迅速发展，嵌入式系统应用领域越来越广泛。节能是全球化的热潮，如计算机里的许多芯片过去用5V供电，现在用3.3V，1.8V，甚至更低的电压。目前的低功耗设计主要从芯片...
-
是德科技新技术与方案测试研讨会-射频测试新品应用论坛 直播时间： 10月17日 13:30 -
是德科技新技术与方案测试研讨会-IC专场 直播时间： 10月17日 13:30
/3 
文章评论（0条评论）
登录后参与讨论