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    2023-12-5 21:59
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    采用芯科科技 MG21 无线 SoC 的控客智能家居解决方案为杭州亚运会媒体村打造智能、舒适、便捷、安全的生活体验 中国,北京 - 2023 年 12 月 4 日 – 致力于以安全、智能无线连接技术,建立更互联世界的全球领导厂商 Silicon Labs ( 亦称 “ 芯科科技 ” , NASDAQ : SLAB )与领先的智能家居硬件和系统解决方案提供商 杭州控客信息技术有限公司(以下简称“控客”) 合作多年,采用芯科科技 MG21 多协议 无线片上系统( SoC ) 的控客智能家居解决方案于先前落地杭州亚运会媒体村,用创新性设计和高品质产品,为入住人员提供了智能、舒适、便捷、安全的生活体验。控客为亚运村提供的全套智能家居解决方案包括了智能主机、智能面板、智能窗帘电机、红外遥控器等多种产品及智能语音控制系统。 芯科科技和控客在物联网市场及智能家居应用领域保持着长期的合作伙伴关系,目前控客已在其多款智能产品中采用了芯科科技高性能、低功耗、高安全性的无线 SoC 和模块。此次控客在亚运村实施的智能家居方案所使用的 MG21 SoC ,是芯科科技第二代无线开发平台中的一款多协议产品,可支持 Zigbee 、 Thread 和蓝牙网状网络( Bluetooth Mesh )等多种物联网协议。在性能方面, MG21 具备高集成度优势,可以提升设备的处理能力、 RF 性能和电源效率。在安全性方面,该 SoC 带有芯科科技通过行业最高等级 PSA 3 级认证的 Secure Vault 物联网安全功能,可极大减少物联网安全漏洞,保障设备安全稳定运行。 芯科科技亚太及日本地区业务副总裁王禄铭表示:“控客一直是芯科科技重要的合作伙伴。我们非常高兴看到控客将多款采用芯科科技无线 SoC 的智能家居产品应用到亚运村,为入住人员提供了智能化场景和个性化设置,提升了他们的居住体验。芯科科技将利用自身在物联网领域的深厚经验与技术优势,不断推出创新产品,并优化软件和服务方面的支持,为包括控客在内的国内外领先的物联网企业提供性能优势和开发便利,助力其更快打造出更多受市场欢迎的智能产品,推动智能家居等物联网领域加快发展。” 控客作为亚运村智能家居无线解决方案提供商,将先进的物联网技术融入亚运村,实现了照明、遮阳、环境管理及智能语音控制系统,并提供了智能面板、智慧屏、语音管家、手机 APP 等多种方式来执行智能控制。控客的整套系统皆可进行个性化设置,用户可以根据自己的生活习惯自定义照明开关、遮阳开关、场景变化、面板按键等内容,再结合控客小 K 语音控制,可在解放双手的同时实现全场景的智能化控制。 控客的亚运村智能家居完整解决方案中包含多款智能产品,灵悦主机和 Moore 4c 智控屏是其中的代表性产品。灵悦主机是一款标准 Zigbee 3.0 主机,其利用芯科科技的无线技术实现了强大的信号覆盖能力,再配合路由节点,可满足常见中小户型的信号覆盖需求;而且它即插即用无需繁琐配置,并可通过显示屏提示主机网络状态参数,方便用户了解产品使用状态。 Moore 4c 是一款 4 寸屏智能家居交互面板,可将常用的设备及功能场景放置在其主界面上,具有可深度定制的 UI 交互界面,便于操作,一触直达。亚运会期间, Moore 4c 启动了“赛时模式”,可一键执行回家 / 离家模式,用智能实现了舒适及便利。 控客总经理陈志勇表示:“芯科科技是控客的理想合作伙伴,提供了业界优秀的无线连接产品和解决方案,可满足我们对智能化、安全性、可靠性、低功耗的需求,帮助我们打造了多样化的智能家居产品及解决方案组合。我们的产品涵盖智能主控设备、智能面板、安防和安全设备、音频和视频控制器、智能家电、智能门窗、语音控制及用电管理等多种类型,已在全球多个国家和地区部署。未来,我们将继续与芯科科技这样优质的合作伙伴携手,打造更多领先的智能家居产品和解决方案。” 除了在亚运村投入使用的 MG21 SoC ,芯科科技还拥有多款支持多协议的产品。其中, MG24 SoC 在业界率先集成了专用人工智能 / 机器学习( AI/ML )加速器,仅用 1/6 能耗将 AI/ML 性能提升了 4 倍,可在电池供电的边缘设备上实现 AI/ML 应用和高性能无线功能;同时该 SoC 支持 Matter 、 Zigbee 、 OpenThread 、低功耗蓝牙( BLE )、蓝牙网状网络和专有协议等多种协议,可用于各种智能家居、智慧零售、互联健康和工业物联网应用。此外,针对低功耗和小尺寸需求,芯科科技还推出了支持 Zigbee 及其他专有协议的 MG27 SoC ,在满足功耗与尺寸需求之外,还可为物联网设备设计人员提供高性能 、大内存 和安全性,是微型、电池优化设备的理想选择。
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    2023-11-24 16:54
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    作者:郭道正, A chronix S emiconductor 中国区总经理 在日前落幕的“中国集成电路设计业 2023 年会暨广州集成电路产业创新发展高峰论坛( ICCAD 2023 )”上, Achronix 的 Speedcore ™嵌入式 FPGA 硅知识产权( eFPGA IP )受到了广泛关注,预约会议、专程前往或者驻足询问的芯片设计业人士的数量超过了往届,表明了越来越多的国内开发者正在考虑为其 A SIC 或 S oC 设计添加高性能 e FPGA 逻辑阵列。 众多潜在用户的需求,反映了当前各行各业都在加速导入智能化技术,并利用 eF PGA 来在其 A SIC 或 S oC 中添加硬件数据处理加速功能,并为不断演进的算法或者标准保留可编程性。 S peedcore eFPGA IP 包括了查找表、存储器、数字信号处理器( DSP )和机器学习处理器( MLP )等构建模块。它们都采用了模组化的结构设计,以支持客户根据其客制化终端系统的需求,来量身定制相应的资源组合。 Achronix 的 Speedcore IP 以 GDSII 格式提供,同时提供相应的文档,以支持设计师将 Speedcore eFPGA 实例集成到其特有的 ASIC 之中。 Achronix 还提供配套的 ACE 设计工具,用于编译针对 Speedcore eFPGA 的设计。目前, S peedcore eFPGA IP 已被全球数十家领先的科技企业采用,总的出货量超过了 1500 万。 简要功能介绍 由于 Speedcore eFPGA 是一款嵌入式 IP ,因此它被设计为整个 A SIC 的一个单元组件,被 A SIC 的其他完全定制的单元模组所包围(见下图)。 Speedcore eFPGA 包括以下功能 : ·可编程内核逻辑阵列,具有客户自定义的功能 ·内核 I/O 环 · FPGA 配置单元( FCU ) ·配置存储器( CMEM ) ·用于调试和编程的接口 ·用于测试的接口( DFT ) 核心资源介绍 通过选择下列每种资源的数量,就可以定义一个定制 Speedcore eFPGA IP 的功能: ·逻辑 - 6 输入查找表( LUT ),加上集成的快速加法器 ·逻辑 RAM - 两种选择: ·用于 LRAM2k 的每个存储器单元的容量最多可达 2Kb ,其中包括与 MLP 紧耦合的存储器 ·用于 LRAM4k 的每个存储器单元的容量最多可达 4Kb · Block RAM - 两种选择: ·用于 BRAM20k 的每个存储器单元的容量最多可达 20Kb ·用于 BRAM72k 的每个存储器单元的容量最多可达 72Kb ,包括与 MLP 紧 耦合的存储器 · DSP64 - 每个单元模块有一个 18 x 27 乘法器、 64 位累加器和 27 位预加法器 · MLP - 机器学习处理器( MLP )模块,包含乘法器、加法器、累加器和紧耦合存储器(包括 BRAM72k 和 LRAM2k ) 交付与应用价值 由于 Achroni x 采用了根据客户需求来定制 GDS II 的商业模式,每个 Speedcore eFPGA 实例的资源模块的数量和组合都是基于客户需求来搭配提供。 Achron ix 的 Speedcore eFPGA IP 可用于台积电( TSMC )的 16FF+ 、 16FFC 、 12FFC 、 7nm 、 5nm 和 3nm 工艺技术节点,也可以移植到其他工艺节点上。 在 A SIC 或者 SoC 中嵌入 Speedcore eFPGA 将带来诸多好处,与一款独立的 FPGA 芯片相比, Speedcore eFPGA IP 提供了以下优点: · 降低功耗多达 75% ·节省 90% 的成本 ·延迟缩短到 1/100 ,同时带宽提高了 10 倍。 因此, Sp eedcore eFPGA 具有极高的应用价值。 开发与编程 Achronix 是唯一一家可以同时大批量生产并交付 eFPGA IP 和独立 FPGA 芯片的公司,而且它们都采用同一套 A CE 开发工具来支持。设计人员可以 100 %确信 Speedcore eFPGA IP 将会正常工作,因为它在 A chronix 的 S peedster 系列独立 FPGA 芯片中已得到了全面的验证,并且经过了大量的流片验证。 由于 S peedcore eFPGA IP 采用的是与 A chronix 的独立 F PGA 芯片和搭载 Achronix Speedster7t FPGA 芯片的 V ectorPath 加速卡相同的工具,开发人员可以先在这些独立 F PGA 芯片或者加速卡上完成设计,然后再移植到 S peedcore eFPGA 上。客户可以选择以下所列配置接口中的一项或多项组合来进行编程: · JTAG ·并行 CPU ( x1 、 x8 、 x16 、 x32 、 x128 数据宽度模式) ·串行闪存( 1 个或 4 个闪存器件) · 128 位 AXI 总线 总结与展望 Achronix 的 Speedcore eFPGA IP 保持了高端 F PGA 的性能,最高运行频率可达 750MHz ,典型的运行频率也可以达到 300MHz-500MHz ,可以为 A SIC 或者 S oC 提供高性能硬件加速,是诸多智能化应用和边缘计算的理想选择,因而被领先科技企业选择用于通信基础设备、网络加速、智能驾驶和金融科技等多种应用中。 从我们在 ICCAD 2023 上与客户的交流来看,一些领先的国内系统公司和芯片设计企业已经认识到 e FPGA 的优点与价值,并进一步在探讨与 A chronix 进行基于 e FPGA 的 c hiplet 等新的合作模式。因此,我们可以展望在未来几年中,集成了 S peedcore 等 eFPGA 的 A SIC 或者 S oC 将是智能化和高速网联等领域内 芯片设计企业的一条重要的创新之道。 联系本文作者,请发送邮件到:dawson.guo@achronix.com
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    2023-11-20 12:22
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    比科奇推出5G小基站开放式RAN射频单元的高性能低功耗SoC
    全新的 PC805 作为业界首款支持 25Gbps 速率 eCPRI 和 CPRI 前传接口的系统级芯片( SoC ),消除了实现低成本开放式射频单元的障碍 中国北京, 2023 年 11 月 - 5G 开放式 RAN 基带芯片和电信级软件提供商比科奇( Picocom )今日宣布:推出全新的、全面优化的 PC805 系统级芯片( SoC ),以帮助业界进一步提升 5G 小基站开放式 RAN 射频单元( O-RU ) 的性能 。这款高集成 度 、小尺寸、低功耗的 SoC 芯片前传速率高达 25Gbps , 旨在简化 5G NR/LTE 小基站 O-RU 的设计和生产,可支持 CPRI 和 eCPRI 两种接口以及包括中国在内的全球主要 5G NR/LTE 频段,进一步助力小基站在各种应用场景的部署,包括企业、工业、第三方中立运营商和专用网络等应用场景。 与 现有 的方案相比,使用 PC805 可极大地简化 O-RU 的设计流程,并显著降低物料成本。 PC805 SoC 通过开放式前传 接口 ( S plit 7.2 或 Split 8 )直接与分布式单元( O-DU )对接,并支持通过标准化的 JESD204B 高速串行接口与射频 单元 ( RFIC )无缝连接。在提供 PC805 芯片的同时,比科奇还配套提供完全集成的、符合 O-RAN 标准的 5G NR RU 和管理平面( M-plane )软件套件。 比科奇首席执行官蒋颖波表示:“大多数现有的 O-RU 产品都是基于 FPGA 技术,这就需要重新设计硬件来满足不同的应用场景需求。 我们需要 把握住这些新 的 机遇,采用更有针对性的解决方案,仅通过简单的软件 改动 就 可以满足 新的场景 需求 。这就是为什么我非常高兴地向大家介绍比科奇针对小基站射频单元 进行 优化 并 具有 充分 灵活性的 SoC 芯片 。 PC805 将开创小基站部署的新时代,满足客户日益增长的对 更多 载波聚合和频谱灵活利用的需求。” 随着 5G 部署的推进,运营商希望 能够 聚合不同频段 的频谱, 对于第三方中立运营商来说尤其如此,他们通常需要支持多家移动运营商的频率分配,或在共享频谱中聚合非连续的 频段 。 PC805 只需要最少的额外组件即可支持这些应用场景,极大降低了资本支出和运营成本。简而言之,使用 PC805 芯片再加上射频和电源,您就拥有了一套既可以满足中国市场的需求,又可以支持开发者去为全球市场提供多样化的 O-RU 产品。 PC805 可以在 200 MHz 瞬时带宽( IBW )内聚合四个或更多 的 4T4R 载波,适用于我国的相关频段(如 n 41 和 n 7 8 )、美国 CBRS 频段和其他国家 / 地区日益增多的类似频段(如英国 n77 共享接入频段)。单个 PC805 还可支持多个频段,包括 5G NR 和 LTE 的 TDD 和 FDD ,两个 PC805 SoC 的级联可将支持的带宽增加一倍。采用 PC805 的 O-RU 方案还可以针对不同市场配置进行定制,例如可以配置 成 在中国市场中广泛使用的 CPRI 接口,从而支持 S plit 8 以实现更广泛的应用。 与 PC805 一起推出的还有完整的软件套件和配套的 RU 演示板 PC805RDB ,以简化开发并加快产品上市时间。 PC805RDB 是一款灵活的 5G NR/LTE 射频单元( RU )板 卡 ,用于演示带有板载射频收发器、 射频 前端和相关支持电路及软件的 PC805 SoC 。 PC805 采用 17mm x 17mm FC LFBGA 倒装芯片球栅外形尺寸,比科奇将从 2023 年 11 月起向主要客户提供样品。
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    2023-7-10 10:36
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    芯粒是小型模块化芯片,可以组合形成完整的片上系统 (SoC)。它们被设计用于基于芯粒的架构,其中多个芯粒连接在一起以创建单个复杂的集成电路。与传统的单片 SoC 相比,基于芯粒的架构具有多项优势,包括提高性能、降低功耗和提高设计灵活性。Chiplet 技术相对较新,半导体行业的许多公司正在积极开发。 Chiplet 是一种新型芯片,为设计复杂的 SoC 铺平了道路。Chiplet 可以被视为乐高积木的高科技版本。一个复杂的功能被分解成一个小模块,然后是可以非常有效地执行单个特定功能的芯粒。因此,使用芯粒的集成系统可以包括:数据存储、信号处理、计算和数据流管理,构建称为“芯粒”。 Chiplet 是封装架构的一部分,它可以定义为一块物理硅片,通过使用封装级集成方法将 IP(知识产权)子系统与其他 chiplet 封装在一起。可以说,chiplet 技术在单个封装或系统中集成了多种电气功能。 利用芯粒技术,工程师可以通过将不同类型的第三方 IP 组装到单个芯片或封装中来快速且经济高效地设计复杂芯片。这些第三方 IP 可以是 I/O 驱动程序、内存 IC 和处理器内核 。 chiplets 的想法起源于 DARPA CHIPS(Common Heterogeneous Integration and IP)项目。由于最先进的 SoC 并不总是适合小规模应用,因此为了提高整体系统的灵活性,CHIP 计划寻求创建一种新的 IP 重用范例,即 chiplet。 虽然当今大多数电子设备中的计算机技术在很大程度上仍由传统芯片组主导,但随着时间的推移,这种趋势似乎很明显会发生变化。许多专家认为,随着这些先进技术的发展,专用芯粒将成为消费设备的普遍特征。有许多可靠且更便宜的技术可用于设计芯粒。 摩尔定律是英特尔联合创始人戈登摩尔于 1965 年做出的预测,即微芯片上的晶体管数量大约每两年翻一番,从而导致计算能力呈指数级增长并降低成本。Chiplet 技术可以看作是扩展摩尔定律并延续半导体行业提高性能和降低成本的趋势的一种方式。 芯粒技术可以帮助扩展摩尔定律的一种方式是允许创建更复杂和更强大的 SoC,而无需将所有必要的组件安装到单个单片芯片上。通过将复杂的 SoC 分解成更小的模块化芯粒并将它们连接在一起,可以继续扩大晶体管和其他组件的数量,而不会达到单个芯片的物理极限。这有助于跟上摩尔定律预测的性能改进和成本降低的步伐。 如今,异构芯粒集成市场增长更加迅速。AMD 的 Epyc 和英特尔的 Lakefield 等不同的微处理器采用芯粒设计和异构集成封装技术进行大量生产。 01. 芯粒历史 芯粒的概念已经存在了几十年,但近年来作为应对缩小传统单片 IC 挑战的一种方式获得了更多关注。随着摩尔定律的不断推进,单片IC的尺寸和复杂度显着增加,导致成本更高,制造难度更大。基于芯粒的设计为这些挑战提供了一个潜在的解决方案,它允许公司使用更小、更专业的芯粒,这些芯粒可以轻松组合并组装成一个完整的系统。 “Chiplet”这个词相对较新,只使用了大约五年左右。它最初是由密歇根大学的研究人员和科学家创造的,当时他们开始研究改进计算机芯片设计、效率和功能的方法。这个词是“chip”和“petite”的组合,可以翻译成“小”的意思。因此,Chiplet 是一种非常小的计算机芯片,用于高科技设备,可执行比传统 CPU 芯片更复杂的任务。它在过去几年发展迅速,许多专家认为,由于其增强的功能,它将开始取代消费设备中的传统芯片组。 2007 年 5 月,DARPA(国防高级研究计划局)启动了首个用于异构芯粒的COSMOS(硅基复合半导体材料)。DARPA 启动了CHIPS,其目的是用芯粒制造模块化计算机。它还涉及不同的集成标准、IP 块和可用的设计工具。 02. 市场预测 芯粒市场预计在未来几年将经历显着增长。根据 MarketsandMarkets 发布的一份报告,到 2025 年,该市场的价值预计将达到 57 亿美元。这表示从 2020 年到 2025 年的复合年增长率 (CAGR) 为 18.9%。 根据 Transparency Market Research 发布的一份报告,到 2031 年,芯粒市场的价值预计将达到 472 亿美元。这代表 2021 年至 2031 年的复合年增长率为 23.9%。该预测考虑了对高性能计算和数据分析不断增长的需求,以及电子设计中模块化和定制化的增长趋势。 这些数据表明,芯粒市场有望在未来几年实现有希望的增长。芯粒是小型模块化芯片,可以组合成更大、更复杂的片上系统 (SoC)。与传统的单片芯片相比,它们具有许多优势,包括提高性能、节省成本和设计灵活性。这些因素,加上对高性能计算和数据分析的需求不断增长,可能会在未来几年推动芯粒市场的增长。 03. 芯粒的好处以及为什么芯粒更好? 与传统的单片处理器设计相比,芯粒具有多项重要优势。它们可以快速、轻松地定制和升级,从而减少开发时间和成本。也许最重要的是,芯粒通过使用针对特定任务优化的专用处理元件来提高性能。例如,如果您的设备中的 AI 应用程序需要高处理能力,您可以用专为 AI 任务设计的芯粒取代传统 CPU。 除了这些性能优势外,芯粒还可以降低处理器的尺寸和功率要求。通过将多个单独的功能整合到单个单元中,它们消除了对传统芯片所需的大部分布线、冷却基础设施和其他组件的需求。这降低了制造成本,并允许更小的设备设计,非常适合智能手机或 AR/VR 耳机等移动设备。 芯粒提供的灵活性还提供了重要的设计和开发优势。由于可以轻松定制和升级,chiplet 使制造商能够快速适应不断变化的市场条件或新技术发展。它们还通过减少设计和制造定制 SoC 所需的步骤来简化生产过程。 chiplet 技术允许制造商使用更小、更专业的 chiplet 而不是单个单片芯片来完成某些任务,从而有助于提高产量并降低成本。这有助于提高产量,因为它降低了芯片制造过程的复杂性,从而可以减少出现的缺陷数量并提高可用芯片的整体产量。此外,由于芯粒可以单独设计和制造,因此可以更轻松地优化每个特定芯粒的制造过程,从而进一步提高产量。 芯粒有助于降低成本的另一种方式是允许制造商使用混合搭配方法来创建 SoC。制造商不必为每个新产品从头开始设计和制造新芯片,而是可以使用现有芯粒的组合来创建所需的 SoC,这样可以更快、更具成本效益。这对于需要将产品快速推向市场并且需要能够快速更改其 SoC 以满足不断变化的市场需求的公司来说尤其有用。 04. 芯粒挑战 chiplets技术面临以下挑战: 首要的挑战是确保 chiplet 模式的低成本和高可靠性,它基于先进的封装技术。封装技术是chiplet关注的焦点。从 TMSC 向封装的积极转变以及 InFo 和 CoWos 等其他封装技术的发展也可以看出其意义。 第二个挑战是以经济的产品率保持良好的产品质量。虽然,Chiplet 是认证产品,但仍然存在良率问题。如果在 SiP 中的一个 chiplet 硅芯片中发现问题,整个 chiplet 系统的成本就会更高。下图中的图表描述了相对于芯片面积的成品率百分比。 另一个突出的挑战是测试覆盖率。由于多个芯粒嵌入在一起,每个芯粒可以连接到有限数量的引脚。一些芯粒在引脚之外变得不可访问,这导致芯片测试出现问题 。 05. 芯粒标准 虽然芯粒带来了许多挑战,尤其是在商业应用和可扩展性方面,但它们为当今一些最紧迫的芯片设计问题提供了一个有前途的解决方案。随着持续的发展和创新,我们可以期待很快看到芯粒的更广泛使用 。随着 chiplet 技术的发展势头越来越强劲,业内许多大公司开始涉足是很自然的。GlobalFoundries 和三星是走在这一趋势前沿的两家主要公司,各自致力于开发自己的解决方案来应对芯粒挑战。英特尔、AMD、高通、Arm、台积电和三星正在合作定义基于芯粒的 CPU 的新标准。这就催生了UCIe 。 UCIe ( Universal Chiplet Interconnect Express )的推动者群体相当庞大,其中包括 AMD、Arm、Intel 和 Qualcomm,芯片厂台积电和三星(以及 Intel),芯片封装公司 Advanced Semiconductor Engineering,以及云计算提供商 Google、Microsoft、和Meta。 已经开发了芯粒标准化工作来帮助解决与这些连接的性能相关的问题。其中包括改进热管理、降低功耗和减少延迟。它们还可以通过增加流经这些连接的数据流量来帮助提高芯片间通信和集成的效率。 Chiplet 标准化工作正在进行中,目前有许多不同的标准用于芯片之间的接口。例如,加速器缓存一致性互连 (CCIX) 应该是 SoC 芯粒的未来标准。多个芯片包含在同一个芯片封装中,它们一起充当一个大的单芯片。为了让最终用户能够轻松混合和匹配芯粒组件,UCIe 1.0 规范提供了完整的标准化芯片到芯片互连,包括物理层、协议栈、软件模型和合规性测试。下表显示了 UCIe 1.0 的特性和关键矩阵。UCIe 标准涵盖芯粒设计的物理层、物理层和协议层。这些标准还定义了芯粒应如何连接在一起以相互通信。UCIe 1.0 版定义了两个不同的性能级别以适应不同的封装选项:标准和高级。在标准封装方案中,芯粒之间定义了 25 毫米间距的 16 条数据通道。而在先进封装中,允许有 64 个数据通道和 2mm 的空间 。UCIe 1.0 标准基本上是为 2D 和 2.5D 芯片封装定义的,而不是像即将推出的 Foveros Direct 这样的 3D 直接芯片到芯片技术。随着 3D 芯片封装变得可用,该标准将需要更新,以便考虑到可能的附加功能和更高的密度。 芯粒标准化的最大挑战之一是确保芯片可以设计为与各种中介层设计和标准一起使用。在这方面已经取得了一些进展,包括多个组织努力为芯粒接口编写标准化规范。然而,随着越来越多的公司采用这些类型的技术,确保兼容性可能会变得越来越困难。有兴趣实施这些技术的公司需要密切关注 chiplet 标准化工作的现状,以最大限度地提高成功的机会。 06. 芯粒的未来 芯粒技术是一种模块化设计方法,涉及创建小型、独立的芯片或“芯粒”,这些芯片可以组合起来创建更大的系统。每个芯粒都旨在执行特定功能,通过组合不同的芯粒,公司可以创建满足其特定需求的定制解决方案。Chiplet 技术有可能彻底改变电子元件的设计和制造方式,因为它允许更高效和更具成本效益的生产过程,并能够创造更专业和定制化的产品。 芯粒技术有几个关键优势。首先,它允许更灵活和可扩展的设计。通过使用芯粒,公司可以混合和匹配不同的组件,以创建适合其特定性能和功率要求的解决方案。这可以带来更高效和更具成本效益的制造流程,因为它允许公司创建针对其特定需求优化的产品。 其次,芯粒技术有助于提高电子设备的性能。通过使用芯粒,公司可以创建针对特定任务优化的解决方案,从而实现更快、更高效的性能。此外,chiplet 技术有助于降低功耗,因为它可以更有效地利用资源。 最后,chiplet 技术具有加速电子行业创新的潜力。通过支持创建更专业化和定制化的产品,chiplet 技术可以引领新技术和创新技术的发展。 很难预测 chiplet 技术的确切未来,因为它将取决于许多因素,包括技术进步、市场需求和个别公司的战略。然而,芯粒技术有可能彻底改变处理器和其他电子元件的设计和制造方式。通过允许公司混合和匹配不同的芯粒来创建定制产品,芯粒技术可以带来更高效和更具成本效益的制造过程。它还可以允许创建更专业和定制的产品,因为公司可以选择最能满足其性能和功率要求的特定芯粒。 关注公众号“优特美尔商城”,获取更多电子元器件知识、电路讲解、型号资料、电子资讯,欢迎留言讨论。
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    2023-6-28 10:56
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    AI能否成为拯救EDA和汽车自动驾驶设计的绝地武士(JedAI)?
    AI技术正在彻底改变它所涉及的每个领域,而在EDA中融入AI技术正在重塑整个汽车行业。随着AI技术在电子设计自动化(EDA)中的应用,汽车行业也正在经历深刻的变革。专家预计,2022年到2030年,全球AI市场的复合年增长率(CAGR)将达到39.4%,总规模达207. 6亿美元。这些变革正带来众多创新。 其中,AI对高级驾驶辅助系统(ADAS)的开发已经产生深远影响。消费者不仅希望汽车能够提供交通服务,更希望汽车能够智能互联、自主驾驶、舒适安全。随着AI技术在电子设计自动化(EDA)工具研发中的应用,汽车正变得更加智能与自主。同时,AI 也在很大程度上改变了半导体行业,从片上系统(SoC)的设计,验证到封装莫不如此。 AI技术在产品设计和开发团队中的广泛应用,有助于量身定制所有未来产品,以满足消费者的期望。嵌入到Cadence设计流程中的机器学习技术为设计团队提高了生产力,涵盖了从芯片设计、功能安全(FuSA)和计算流体动力学(CFD)的技术进步。在EDA中应用AI/ML技术,可以在边缘端(tinyML)快速且准确地做出决策。因此,可以说EDA中的AI技术就像汽车领域中的AI一样。在本文中,我们将深入地探讨AI在汽车革命中的作用。 AI 如何革新汽车行业? 随着半导体技术和消费者期望的提高,汽车行业正经历一场深刻的变革。预计到2027年,先进辅助驾驶系统(ADAS)、自动驾驶汽车、数字座舱等市场规模将达到700亿美元。此外,随着AI和边缘计算技术的普及,自动驾驶汽车已不再是幻想。深度学习的AI提高了准确性,有助于采用ADAS技术的汽车实现更高的自主性。同时,具备深度感知和全景视野的嵌入式AI视觉技术有助于事故预防、决策制定和车内辅助等。这些技术的进步使我们的汽车更安全、高效、舒适,带来更愉悦的出行体验。 虽然全自动乘用车辆(L5)尚未上路,但业界正密切关注着自主驾驶系统的发展。自动驾驶技术已经成功且安全地应用于最后一公里配送(LMD)。LMD车辆以较低的速度行驶,因此对感知距离、制动距离和安全要求更低。此外,AI技术的应用和自动驾驶的车辆有助于提高生产力,降低 LMD 的总体成本。 EDA 中的 AI SoCs集成的功能越来越多,但预算却十分有限,这给设计者带来了很大压力。传统的 EDA 工具使用“经验法则”,需要设计人员根据直觉进行优化。这种建模和仿真技术存在以下一些问题: 无法从以前的设计中汲取经验,导致生产力受限且设计不够准确 多次迭代导致设计时间增加 HLS 通常需要更多的时间来完成综合 布局和布线取决于设计师的预测/经验,会以增加运行时间为代价 就时间和资源而言,制造成本高昂 为确保设计的正确性,我们必须在制造之前进行设计验证。传统的随机/自动测试模式生成 (ATPG) 方案无法提高故障覆盖率。人工智能(AI)已经彻底改变了EDA行业。AI中使用的训练和推断提高了芯片设计师的生产力,有助于设计出能够处理计算和EDA工具的芯片,帮助设计人员更快地收敛和验证,同时降低成本并提高结果质量。 AI/ML 如何改善设计空间? AI/ML 非常适合 EDA 和汽车行业,可以加快设计速度,将其引入 EDA 工具无疑节省了设计人员的大量工夫。使用具有 AI 功能的 EDA 工具可以显著改变设计工作的轨迹,并有助于应对上述挑战。对设计团队的好处包括: 提高准确性和效率 前瞻可见性 满足雄心勃勃的功耗、性能和面积 (PPA) 目标 更出色的数据和芯片布局,更少的人为干预 加快设计收敛 EDA 中的 AI 与汽车中的 AI 有何相似之处? 在EDA和汽车行业中,提高生产力并更快地取得成果以及改善 PPA都是主要目标。通过各种应用和创新,AI 有望彻底改变 EDA 和汽车行业。无论是自动驾驶汽车、ADAS 还是 EDA,AI 和 ML 算法为实现这场电子革命和创造新复兴提供了机会。将 AI 功能融入现有的 EDA 工具,有助于使EDA设计过程更加高效和富有成效。采用 AI 及其衍技术有助于汽车厂商利用多学科分析和优化 (MDAO) 技术提高整体设计,从而实现更快速、更优质的结果。同时,系统的精确行为建模提高了产品保真度和安全性。 电子设计辅助系统 (EDAS) Cadence 产品 Cadence提供带有AI/ML功能的EDA工具,能够从手动到完全自动化不同等级产生更好、更可预测的结果,如下所示。我们的工具提供针对常见问题的解决方案建议,而这些问题如果由设计团队评估可能需要数周甚至数月的时间。同时,我们还在推动ML和深度学习研究,旨在改进IC的设计和验证收敛,不断优化设计。 ADAS 和传感器融合 除此之外,Cadence 汽车创新平台为汽车制造商提供大力支持,推出了 Innovus ML, Allegro ML 和 Virtuoso ML 等工具,用于设计应用于 Level 2 和 Level 3 级自动驾驶的系统级芯片和PCB。 在 ADAS 应用中借助AI技是实现车辆自动驾驶的关键。AI 正在帮助汽车制造商降本增效,保持市场领先地位。AI 的加入正在改变硬件和软件设计,帮助满足有限的 PPA 预算,并提供额外的安全结构。 基于AI 的视觉和传感器的盲点监测、车道偏离和深度感知等应用可能让我们离控制自动驾驶汽车的梦想更加接近。 关注公众号“优特美尔商城”,获取更多电子元器件知识、电路讲解、型号资料、电子资讯,欢迎留言讨论。
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