原创 FPGA学习之触发器设计范例

RS触发器：（VHDL）
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity RS is
port(s,r:in std_logic;
 q,qn:out std_logic);
end;
architecture one of RS is
signal q1,qn1:std_logic;
begin
q1<=s nand qn1;
qn1<=r nand q1;
q<=q1;
qn<=qn1;
end;

还有常用的JK触发器，D触发器，T触发器等触发器电路，这里不再写出。

参考资料：《基于Quartsu II的FPGA/CPLD数字系统设计实例》
  周润景 图雅 张丽敏   编著