原创 Quartus II增量编译

最近在做FPGA项目，之前在学习使用signaltap时了解到增量编译，了解到增量编译的各种好处，后来就想尝试一下。常用的增量编译手段有两种，一种是设计逻辑分区（design parition），另外一种是使用逻辑锁（LogicLock）划分物理分区。 如果单论增量编译的话，使用逻辑分区功能就足够了，但是在今天通过实践发现在划分了物理分区之后还能提高一定的编译速度。
单独使用design parition，执行全编译选项（源文件没有任何改动），通过编译过程产生的flow message可以看到编译器检测到进行逻辑分区的源文件没有发生变化后直接使用了project中上一次产生的逻辑综合网表而为执行综合，而且实际观察task栏执行Analysis&Elaboration 以及Partiton Merge时确实很快，但执行Fitter时还是花掉了很大一块时间。
在添加了LogicLock之后再一次执行全编译，（源文件依然没有任何改动），发现Fitter执行速度很快，这其中体现出了划分物理分区的优势。
这样看来的话建议的操作是划分逻辑分区的同时还要做物理分区。