原创 做FPGA实验流程总结

流程

举例

备注

写module

module  tb_detseq;

endmodule

reg/wire

将之前的input/output转换就行了

注意有总线形式的端口声明

reg/wire

reg[2:0] state;

注意总线形式的信号类型

uut

 modelsim_hardreg                     uut

                                          (                                                                                                        .clk(clk),

                                                  .clr_n(clr_n),

                                                   .data(data),

                                                  .q(q)

                                          );

调用被测试模块

parameter

//-------------------parameter-------------------------

 parameter    Idle     =   3'd0,

                       start     =   3'd1,

                       Bit 0    =   3'd2,

                       Bit 1    =   3'd3,

                       Bit 2    =   3'd4,

                       Bit 3    =   3'd5,

                       stop     =   3'd6;

程序

clock模块程序

各模块之间最好有隔离标志。

rst_n模块程序

//----------------------------------------------------

//------------------------ctrl------------------------

//----------------------------------------------------

always @ …

assign

assign sda  =   sda_r; 

这个容易忘，单独强调