在Verilog中，符号^为按位异或，可用于如下用途：
1.交换两个参数的值而不引入第三个参数
适用于组合逻辑电路中，阻塞赋值。
reg [3:0] a = 4'b1010;
reg [3:0] b = 4'b0011;
a = a ^ b = 4'b1001;
b = b ^ a = 4'b1010;
a = a ^ b = 4'b0011;
2.判断奇偶性
适用于奇偶校验。
reg [3:0] a = 4'b0011; //偶
reg parity_a;
reg [3:0] b = 4'b0111; //奇
reg parity_b;
parity_a = ^a = 0； // 等价于parity_a = 0^0^1^1 = 0;
parity_b = ^b = 1; // 等价于parity_b = 0^1^1^1 = 1;
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