原创 基于FPGA的空间电场信号采集系统设计

摘要：提出一种基于FPGA的空间电场信号数据采集与处理系统的设计方案，FPGA为主控制器控制A／D采样和同步422发送。X，Y，Z三个方向的空间电场信号经过信号处理和A／D采样，在FPGA片内滤波划分为不同的频段，通过同步422接口发送到后续设备。该系统性能可靠稳定，致力于应用在探空火箭有效载荷——箭载电场仪上，对其他电场信号采集与处理系统也有一定的应用价值。

0 引言
空间电场信号是近地空间很重要的一个参量，它的起伏变化影响到太阳活动、雷暴活动、地震活动及大气环境污染等领域。检测电场的状态可以为航天发射活动提供空间环境的电状态数据，国外发射的许多探测卫星和探空火箭都将电场探测作为重要的科学探测目标。

在传统的探空火箭有效载荷——箭载电场仪中，频道的划分往往采用模拟滤波。模拟滤波电路不仅电路庞大，而且无法克服温度漂移、电压漂移、噪声等缺陷，使得应用领域受到局限。与模拟滤波器相比，数字滤波器精度高，灵活性好，可靠性强，更适合应用在性能较高的系统。本文提出了应用于探空火箭有效载荷的空间电场信号采集系统，频道划分采用数字滤波处理，应用FPGA内部的有限脉冲响应的IP核，使用FPGA作为主控制器对空间电场信号进行数据采集，发送给后端的公用设备。

1 系统结构设计
系统结构如图1所示，包括信号处理电路、A／D采样电路、同步422发送电路、电源电路。本文主要介绍传感器后续的电路。FPGA对A／D采样进行控制，整个系统需要5 V，3．3 V，2．5 V等电平，5 V电平由外接电源供给，其他的电平通过5 V转化产生。

1．1 信号处理模块
该模块主要作用是将信号负值电压平移为正值，并将电压电平平移到后端模块可以调整到的幅度范围之内。

该模块包含两级：第一级采用低噪声仪表放大器AD8429，对传感器传输过来的差分信号进行差分放大，AD8429的增益设置计算公式为G=1+6K／RG，其中RG为反馈电阻，对AD8429的增益设置引脚进行开路处理令G=1，相当于将差分信号变为单端信号。其中，由于传感器每个探头采集到的空间电场信号是在-3～3 V范围内，经过差分放大后的信号为-6～6 V，不易于直接输入A／D采样电路中，因此需要经过第二级的处理。

第二级的信号处理包括增加一个+2．5 V的直流偏置和分压处理，运算放大器选用的是国家半导体公司的双通道LM258芯片，电路简单，经过第二级输出的信号幅值在0．5～4．5 V之间，可以直接输入A／D采样电路进行采样。

1．2 A／D采样模块和422发送模块
A／D采样模块是本系统设计的关键，系统性能要求能处理0～1 MHz频带范围内的信号，根据奈奎斯特采样率，本系统选择的ADS1610模块采样率达到10 MSPS，是一款高速、高精度的模拟数字转换器，并且ADS1610的控制信号很丰富，便于FPGA对采样电路进行控制。ADS的电源和地按照推荐电路配置，注意去耦电容放置的位置要离电源和地的输入引脚近一些，电容值越小的离引脚越近，这样使得去耦效果更好，模拟地和数字地之间仅仅在一点用0 Ω的电阻相连。

值得注意的是，ADS需要外围电路提供4 V，1 V，2．5 V三个参考电压，通过运算放大器OPA2822正向输入端输入，经过若干去耦电容后分别进入ADS1610的VREFP，VREFN，VMID三个参考电压输入引脚。

同步发送模块选用DS26LV31AT，如图1所示，由FPGA控制使能信号，输出时钟、数据、输出使能等信号，发送给后端检测设备。

1．3 电源模块
该模块为系统各个模块提供输出稳定的电源。

FPGA供电电压分为3部分，每个bank的电压(VCCO)，参考电压(VCCAUX)，内核电压(VCCINT)。XC3S500E芯片bank电压为3．3 V，参考电压为2．5 V，内核电压为1．2 V。电源模块选用TI公司的TPS767D325和TPS62003两款芯片，TPS767D325将供电电压5 V转换为3．3 V和2．5 V，提供给FPGA的bank电压和参考电压，而TPS62003则将二级电源3．3 V转换成1．2 V，提供给内核电压。

1．4 FPGA控制器模块
FPGA用来控制A／D采样和同步422发送，FPGA采用的是Xilinx公司Spartan-3E系列的XC3SS00E芯片，它大约有500 k个门，10 476个等效逻辑单元，73 Kb的分布式RAM，360 Kb的块RAM，4个数字时钟管理单元，232个I／O引脚，92个差分I／O引脚。外围电路较为简单，全局时钟从GCLK引脚进入FPGA，保证了系统的可靠性。

XC3S500E芯片的配置芯片选用XCF04，容量为4 Mb，3．3 V的核电压，拥有串行配置接口。

2 FPGA程序设计
FPGA程序采用Verilog语言编写，主要分为三部分的代码：A／D控制程序、例化FIR的IP核产生数字滤波器、同步422发送程序。FPGA内部的工作流程图如图2所示。