原创 [Verilog HDL入门]第二章 入门指南

主要的知识点：

        1.Verilog HDL语言的基本描述单位是模块。

        2.对设计进行描述的四种风格：

           a、数据流风格：使用连续赋值语句（如：assign语句）

           b、行为风格：  initial语句和always语句

           c、结构风格：

                      内建门级基元（原语）：在门级描述电路

                      开关级基元（原语）：在晶体管级描述电路

                      用户定义的基元（原语）：在门级描述电路

                      模块实例：创建层次结构描述电路

                      ps：利用线网可以指定基元（原语）和模块实例之间的相互连接

            d、混合设计风格

         3.关于延迟的两种类型：

             语句间的延迟：表示的是开始执行本条语句前需要等待的时间

             语句内的延迟：表示的是右式计算出值后到左式被赋该值的时间

             例：语句间的延迟    sum = (a^b)^cin;          

                                           #4  t1 = a&cin; //表示四个时间单位后执行该语句      

                     语句内的延迟   sum = #3  (a^b)^cin;//表示等待三个时间单位后再把

                                                                            // 右式的值赋给左式

         4.assign语句（连续赋值语句）是并发执行的

             initial语句：只执行一次              //只有变量类型能够在这两种语句中被

             always语句：不断重复的执行 //赋值；语句在0时刻并发执行

             'timescale 将单位时间与物理时间相关联

            $display  将输入以指定的格式打印输出 

            $monitor  使得每当参数表中指定的变量值发生变化时就打印指定的字符串

         5.过程性赋值语句的类型

            a、阻塞过程性赋值  用“=”  

            b、非阻塞过程性赋值 用“< =”

           ps：阻塞赋值一直等到左式被赋了新值后才执行下一句；

                  非阻塞赋值并不等到赋值执行完成后才执行下一句。

          6. Test Bench：测试平台