原创 开博了，特转文一篇：同步和异步复位

异同步复位的优缺点比较：

同步复位：(Synchronous Reset)是指复位信号有一个或者多个“参考”信号。参考信号一般是时钟信号的上升，下降沿。

verilog描述如下：

always @(posedge/ negedge CLK)

begin

if(RST/!RST)

......

else

....

end

异步复位：（Asynchronous Reset）是指复位信号没有任何信号作为参考信号，其可以在任何时候进行复位。

verilog描述如下：

always @(posedge CLK or posedge RST)

begin

if (RST)

....

else

.....

end

优缺点比较：

同步优点：

1）同步复位便于仿真器仿真。

2）同步复位可以保证电路为同步电路，便于系统的时许分析，同时综合出来的fmax比异步的高。

3）因为他只有在时钟有效电平到来时才有效，所以可以滤除高于时钟频率的毛刺。

缺点：

1：复位信号的有效时长必须大于时钟周期，才能真正被系统识别并完成复位任务。同时还要考虑，诸如：clk skew,组合逻辑路径延时,复位延时等因素。

2：由于大多数的逻辑器件的目标库内的DFF都只有异步复位端口，所以，倘若采用同步复位的话，综合器就会在寄存器的数据输入端口插入组合逻辑，这样就会耗费较多的逻辑资源。

异步优点：

1：大多数目标器件库的dff都有异步复位端口，因此采用异步复位可以节省资源。

2：设计相对简单。

3：异步复位信号识别方便，而且可以很方便的使用FPGA IC的全局复位端口GSR。

缺点：

1：在复位信号释放(release)的时候容易出现问题。具体就是说：倘若复位释放时恰恰在时钟有效沿附近，就很容易使寄存器输出出现亚稳态，从而导致亚稳态。

2：复位信号容易受到毛刺的影响。

现在一般采用：异步复位，同步释放，而且复位信号低电平有效。