刚才写的三角波发生器的RTL视图，感受一下VHDL与verilog的硬件描叙语言魅力，不过verilog写的三角波，我用了状态机写的，所以有点差别，但是表达的硬件功能一样。个人认为还是verilog比较好写，没有太多的条条框框，有约束，不过在这前提下，相对VHDL，有比较大的发挥空间，自由度好大，比较偏好verilog。
图1 VHDL写的RTL视图
图2 verilog写的RTL视图
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