原创 同步时序电路的延时

同步时序电路的延时：

同步时序设计中电路延时最常用的设计方法是用分频或倍频的时钟或者同步计数器完成所需延时。换句话来说，同步时序电路的延时被当做一个电路逻辑来设计。对于比较大的特殊定时要求的延时，一般用高速时钟产生一个计数器，根据计数器的计数，控制延时；对于比较小的延时，可以用D触发器打一下，这种做法不仅仅使信号延时了一个时钟周期，而且完成了信号与时钟的初次同步，在输入信号采样和增加时序约束余量中使用。另外许多初学者用行为级（behavioral level）方法描述延时，如“#10 a<=4'b1010;”这种行为级描述方法常用于仿真测试激励，但是在电路综合时会被忽略，并不能起到延时作用。