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2014-3-12 11:15 1128 14 16 分类: FPGA/CPLD

一直以来,我们都是按着器件给的时序图来写该器件的驱动代码,大伙是否有这样的疑问?当我们很难按着时序图来写驱动代码时,就尝试着看别人的优秀代码是如何实现,在模仿或者是复制别人的代码同时,自己是否有考虑过,这些代码能否还原出器件本身要求的时序,我也想在这方面有一个突破,就是能够看到别人优秀代码的同时,自己脑海里面就会出现相对应的时序图,这个技能我真的想学会,也希望自己以后能够明白,能够读懂,并且能够实现。

 

很多人都说,时序是设计者自己设计出来的,但是,我想问一下,在自己能够设计出来的时序之前,大伙究竟对自己设计的时序这一概念是否有深刻的认知?不妨我们可以试一下逆向的思维方式去思考,可能会得出意想不到的答案,也有可能对你理解时序这一个概念有了全新的认识,从而达到一种豁然开朗的境界。

文章评论2条评论)

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用户443437 2014-3-12 21:15

老师,一语中的!

用户403664 2014-3-12 15:18

@TURN-ChenFei:是的,好的FPGA工程师,应该一边写,一边想象自己写逻辑时序运行起来是什么样子。然后,通过实际运行来验证自己的设想。随着时间推移,你会发现自己写的代码出错的概率越来越少,即便出错,大多数情况下你也能很快找到原因,因为可能出现的问题在代码编写时你基本都已经考虑到了。
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