系统采用1片CPLD（EMP3256）作A/D转换输入数据锁存、产生DSP所需的复位信号等。同时，CPLD还要完成PCI桥的一些控制信号的生成、转接。实际上也就是作为PCI局部总线的仲裁器，它对PCI接口芯片和DSP提出的占用局部总线的请求进行仲裁，协调它们之间的逻辑关系，使局部总线上的操作顺利进行。系统还采用了两片16K×16位的双口RAM IDT70V261来构成DSP信号处理机与PCI的接口，其中RAM1作数据输入，RAM2作数据输出。

PCI桥采用PCI 9054完成，PCI 9054是PLX Technology公司的较新产品，是一低成本，低功耗，功能较强的PCI桥芯片，可以连接PC机的PCI总线和局部总线，是先进的PCI I/O加速器，采用了先进的PLX数据流水线结构技术，是32位、33MHz的PCI总线主I/O加速器；符合PCI本地总线规范2.2版，有M、C、J三种模式；针对不同的处理器及局总线特性可选，尽量减少中间逻辑；具有可选的串行E2PROM接口，本地总线时钟可和PCI时钟异步。PC9054内部有6种可编程的FIFO，以实现零等待突发传输及本地总线和PCI总线之间的异步操作；支持主模式、从模式、DMA传输方式，因其强大的功能可应用于适配卡和嵌入式系统中。但由于DSP没有提供直接与PCI 9054接口的引脚，故采用双口RAM作数据缓冲，其优点是不必改造PCI产生信号以适应DSP的要求。时序配置上较为容易。同时，分开设置的输出输入通道，也方便了用户的应用。

DSP1与EPROM, 双口RAM，及CPLD连接如图3：



双口RAM采用IDT70261，它是由美国IDT公司生产的高速16kX16带有中断的双端口SRAM。它采用100—pmTQFP封装，典型功耗为750mW，最大存取时间有两个等级：商业级有15/20/25/35/55ns(max),工业级有20/25/35/55ns(max)。它具有如下特点：
(1)有两套完全独立的控制线，地址线和I/O线，允许两个独立的系统同时对双端口存储器进行访问。
(2)具有完全独立的忙逻辑，可以保证两个系统对同一单元进行读写操作的正确性。 (3)中断逻辑允许CPU通过端口直接进行通信，标识器逻辑允许两个控制器共享资源。
(4)允许数据高速存取，最快存取时间为15ns,可与大多数高速处理器配合使用，无需插入等待状态。
(5)具有Master/Slaver控制脚，在存储容量和数据位宽上能方便地扩展。
(6)各端口完全异步操作。