原创 线卡时钟的Jitter

系统中的线卡通常会有来自背板的主、次两个时钟源，利用数字锁相环（DPLL)或者是简单的复用器可以在两个源间切换。

DPLL具有一些优势，包括主次时钟参考源的hitless无跳变切换以及短时间的保持功能。而APLL的作用是滤除DPLL输出端的Jitter，通过降低带内Jitter保证足够容限来满足系统整体的需求。

相应的，采用简单的复用器来做主次参考的切换会把两个参考源的相位差引入APLL，因此，输出的时钟在源切换时会有相位跳变(Hit)。

因此，如果需要无跳变源切换和超低Jitter时，设计者必须采用DPLL和APLL的组合。此时，需要注意DPLL的相位噪声，以此来选择APLL的环路滤波器。

以下图为例：从100Hz到200kHz的范围内，DPLL1比DPLL2的噪声大，如果想要滤除来自DPLL1的噪声，设计者必须选用一个APLL，而它的环路滤波器拐角频率必须低至1KHz左右。所有低于1kHz的低频噪声仍然会通过系统，并影响APLL输出信号的Jitter。另外，APLL环路滤波器的拐角频率越低，其自身压控振荡器的噪声就会越多的附加到输出中。

由于DPLL2在低频段的相位噪声比较低，所以设计者可以放开APLL的环路滤波器，把模拟环路滤波器设为10KHz，将所有的高频Jitter滤除，而此时APLL和DPLL2的组合在低频段的表现会优于APLL和DPLL1的组合。

如果APLL需要给板上的其他器件提供时钟，那么这些器件作为时钟的下游也会增加输出的Sonet/SDH信号的Jitter。所以APLL Jitter滤波器的设计必须有足够的冗余，以此来保证整个系统满足各个标准对Jitter的要求。根据不同的系统，APLL大概需要有50%或75%的冗余。

Sonet/SDH系统还必须满足来自ANSI、Telcordia以及ITU等组织对Jitter容限和Jitter传递模板的要求，Jitter容限、传递和产生都与APLL的带宽有关而又都是相互独立的，这意味着设计者想要使系统满足所有规范的要求必须做出一些折衷选择。