原创 约束文件的基本操作

图4-73启动Constrains Editor引脚约束编辑

 
在“Ports”选项卡中可以看到，所有的端口都已经罗列出来了，如果要修改端口和FPGA管脚的对应关系，只需要在每个端口的“Location”列中填入管脚的编号即可。例如在UCF文件中描述管脚分配的语法为：

        NET “端口名称” LOC = 引脚编号; 

需要注意的是，UCF文件是大小敏感的，端口名称必须和源代码中的名字一致，且端口名字不能和关键字一样。但是关键字NET是不区分大小写的。 

3．编辑约束文件 

在工程管理区中，将“Source for”设置为“Synthesis/Implementation”，然后双击过程管理区中“User Constrains”下的“Edit Constraints (Text)”就可以打开约束文件编辑器，如图4-73所示，就会新建当前工程的约束文件。

 

图4-73 用户约束管理窗口

4.4.2 UCF文件的语法说明 

1．语法 

        UCF文件的语法为： 

{NET|INST|PIN} "signal_name" Attribute; 

其中，“signal_name”是指所约束对象的名字，包含了对象所在层次的描述；“Attribute”为约束的具体描述；语句必须以分号“；”结 束。可以用“#”或“/* */”添加注释。需要注意的是：UCF文件是大小写敏感的，信号名必须和设计中保持大小写一致，但约束的关键字可以是大写、小写甚至大小写混合。例如： 

NET "CLK" LOC = P30; 

“CLK”就是所约束信号名，LOC = P30；是约束具体的含义，将CLK信号分配到FPGA的P30管脚上。 

对于所有的约束文件，使用与约束关键字或设计环境保留字相同的信号名会产生错误信息，除非将其用" "括起来，因此在输入约束文件时，最好用" "将所有的信号名括起来。 

2．通配符 

在UCF文件中，通配符指的是“*”和“?”。“*”可以代表任何字符串以及空，“?”则代表一个字符。在编辑约束文件时，使用通配符可以快速选择一组信号，当然这些信号都要包含部分共有的字符串。例如： 

NET "*CLK?" FAST; 

将包含“CLK”字符并以一个字符结尾的所有信号，并提高了其速率。 

在位置约束中，可以在行号和列号中使用通配符。例如： 

INST "/CLK_logic/*" LOC = CLB_r*c7; 

把CLK_logic层次中所有的实例放在第7列的CLB中。 

3．定义设计层次 

       在UCF文件中，通过通配符*可以指定信号的设计层次。其语法规则为： 

* 遍历所有层次 

Level1/* 遍历level1及以下层次中的模块 
Level1/*/ 遍历level1种的模块，但不遍历更低层的模块 

例4-5 根据图4-75所示的结构，使用通配符遍历表4-3所要求的各个模块。

图4-75 层次模块示意图

表4-3 要求遍历的符号列表

4.4.3 管脚和区域约束语法 

LOC约束是FPGA设计中最基本的布局约束和综合约束，能够定义基本设计单元在FPGA芯片中的位置，可实现绝对定位、范围定位以及区域定位。此 外，LOC还能将一组基本单元约束在特定区域之中。LOC语句既可以书写在约束文件中，也可以直接添加到设计文件中。换句话说，ISE中的FPGA底层工 具编辑器（FPGA Editor）、布局规划器（Floorplanner）和引脚和区域约束编辑器的主要功能都可以通过LOC语句完成。 

•  LOC语句语法

基本的LOC语法为： 

INST "instance_name " LOC = location; 

其中“location”可以是FPGA芯片中任一或多个合法位置。如果为多个定位，需要用逗号“,”隔开，如下所示： 

LOC = location1,location2,...,locationx; 

目前，还不支持将多个逻辑置于同一位置以及将多个逻辑至于多个位置上。需要说明的是，多位置约束并不是将设计定位到所有的位置上，而是在布局布线过程中，布局器任意挑选其中的一个作为最终的布局位置。 

范围定位的语法为： 

INST “instance_name” LOC=location:location [SOFT]; 

常用的LOC定位语句如表4-4所列。

表4-4 常用的LOC定位语句 

使用LOC完成端口定义时，其语法如下： 

NET "Top_Module_PORT" LOC = "Chip_Port"; 

其中，“Top_Module_PORT”为用户设计中顶层模块的信号端口，“Chip_Port”为FPGA芯片的管脚名。 

LOC语句中是存在优先级的，当同时指定LOC端口和其端口连线时，对其连线约束的优先级是最高的。例如，在图4-76中，LOC=11的优先级高于LOC=38。

图4-76 LOC优先级示意图

2．LOC属性说明 

LOC语句通过加载不同的属性可以约束管脚位置、CLB、Slice、TBUF、块RAM、硬核乘法器、全局时钟、数字锁相环（DLL）以及DCM模块等 资源，基本涵盖了FPGA芯片中所有类型的资源。由此可见，LOC语句功能十分强大，表4-5列出了LOC的常用属性。

表4-5 LOC语句常用属性列表 

4.4.4 使用PACE完成管脚约束

ISE中内嵌了图形化的引脚和区域约束编辑器PACE（Pinout and Area Constraints Editor）可以将设计管脚映射到器件中，并对逻辑区块进行平面布置，方便地完成管脚约束和区域约束。在PACE中，可将管脚拖放到器件的显示图形上， 通过容易识别的彩色编码将管脚进行逻辑分组，定义I/O标准和库，分配和放置微分I/O等。和使用约束文件相比，在中、大规模FPGA的开发中，能大大简 化管脚约束流程。 

通过检查定义的HDL层级和核对逻辑区块与预计的门尺寸的关系，PACE可以实现区块映射，使区块定义变得快速、准确和容易。在HDL编码开始之前，就可 以使用PACE分配管脚，然后写HDL开始模板，供你编辑。可以通过标准CSV文件，将管脚信息导出或导入到PCB布局编辑器中，这大大简化了设计计划的 编制。 

1．PACE用户界面 

PACE的启动方法有两种：一种是单独启动PACE，直接点击“开始” “程序” “Xilinx ISE 9.1i” “Accessories” “PACE”即可启动；另一种是在工程经过布局布线后，在过程管理区双击“User Constraints” “Assign Package Pins”来打开PACE，并自动加载当前工程。需要注意的是，在启动PACE之前，要确保相应的设计中存在UCF文件，否则会提示错误。这是因为，通过 PACE完成的操作，最终的依然要写入到相应的UCF文件中。典型的PACE用户界面如图4-77所示。

 

图4-77 PACE的用户界面

 
PACE的用户界面主要由菜单栏、工具栏、设计浏览区、设计对象列表区、芯片管脚封装视图图、芯片结构视图区以及信息显示窗口组成。 

2．使用PACE添加I/O约束 

在分配管脚之前，首先需要确定芯片是否选择正确，可通过点击菜单“IOB”中的“”命令来查看所选芯片型号，弹出的对话框如图M所示。如芯片型号错误，可重新选择。

图4-78 所选芯片的型号 

其次，点击菜单“IOB”中的“”命令来禁止不可用的输入输出管脚，弹出的对话框如图M所示。通过该菜单可完成所有复用管脚的控制，包括芯片配置管脚以及参考电压管脚。

图4-79 部分输入输出管脚的控制

 
再次，可将信号分组或组成总线模式来加快管脚分配的速度。一般来讲，PACE会自动将信号进行分组。此外，设计人员也可以手动添加信号分组，其方法如下： 在设计信号列表区，按住“Ctrl”键，选取需要组合的多个信号，然后点击菜单“Edit”中的“Group”命令，即可将所选信号合并，并在信号列表区 中的分组显示区显示出来，如图M所示。

 

图4-80  PACE信号合并界面

 
对于新添加的分组信号，PACE会以“UserGroupN”命名，其中N为添加的序号，用户可直接在“Group”列的对应表格中重新命名。对应信号“#”列的表格中的数字为分组或总线中的信号个数。 

最后是分配管脚。在PACE中有两种方法可完成管脚分配，其一就是直接将设计浏览区中“I/O Pins”目录下的信号或总线直接拖到芯片管脚封装试图区中；另一种方法是在设计信号列表区中，选中相应的信号，直接在“LOC”列所对应的表格中敲入位 置。分配完毕后，点击工具栏中的“保存”按钮即可。 

此外，PACE中“IOBs”菜单下的“Show Differential Pairs”命令，可在芯片管脚封装视图区列出所有的差分对，如图M所示，每一对差分对都通过短线连接起来。

图4-81 PACE差分对示意图

 
3．使用PACE添加区域约束 

区域约束的主要目的是关联耦合逻辑，减少后续布线压力；其次是加大资源利用率，距离近的信号延迟不一定就小，信号线上延迟主要是来自线与线之间的转接（如 LUT，switch-box）。由于FPGA内部连接的结构是横纵两向的，斜向的连接延迟会大于横纵方向上最大跨度连接。所以，在做位置约束时尽量避免 斜向；而区域约束要松，如果没有资源上的顾虑，约束面积建议为所需的3倍以上。需要注意的是，区域约束对时序的改善贡献很小，紧的约束甚至有恶化时序的可 能。 

通过PACE软件，可将设计中的所有逻辑资源，包括全局时钟缓冲器、硬核乘加器、块RAM、硬核处理器、高速收发器以及数字时钟管理模块等模块放入器件架构（Device Architecture）的任何位置。下面通过实例介绍如何使用PACE完成区域约束。 

例4-6 使用PACE完成设计的区域约束。 

（1）通过ISE打开设计工程以及其中的PACE，在设计浏览区选中“Logic”文件夹，单击右键，选择“Object Properties”命令，则会显示所用的资源，包括触发器、进位符、DCM以及BUFG等资源。 

（2）在PACE工具栏单击“ ”图标（Assign Area constraint Mode），用鼠标在器件结构窗口划出用于布局的曲域，如图4-82所示。

图4-82 利用PACE划定约束区域

完成后区域布局划分后，保存设计，用户即可在ISE的UCF文件中查阅相应的区域约束文件，附加的区域约束如图4-83所示。

图4-83 完成约束区域后所添加的约束文件

（3）对于复杂图形的区域，可通过添加多个长方形来完成。首先选中已经规划的区域，然后单击右键，添加新的长方形，依次下去，直到满足要求即可。如果需要修改，双击选中某个长方形，点击右键，选择“Remove Constraint”命令，可删除相应的区域。 

（4）单击工具栏的“ ”图标，可以在器件结构中划分出禁止布局布线的区域。单击“ ”图标，可在禁止布局布线区域重新划定能用于布局布线的区域。 

4．使用PACE完成时序分析 

目前，FPGA的工作频率已达到数百兆以上，I/O端口的数据速率已达到数十吉赫兹，因此在高速设计中对管脚、逻辑资源的布局就显得特别重要，在低速设计 中则可以忽略芯片内部的布局布线延迟。PACE可根据芯片尺寸、型号以及设计的约束，自动给出管脚和逻辑之间、逻辑和逻辑之间的信号延迟报告，该类延迟一 般在ps数量级上，但对于数百兆的高速信号来讲，已经是非常宝贵的时隙裕量。PACE软件会自动考虑输入、输出信号的抖动，将高速输出信号放在延时最小的 管脚上。特别是对于时钟信号，会附加最优的布局和分配处理，提高同步设计性能。 

一般来讲，利用PACE完成FPGA引脚时序分析的3个步骤如下： 

（1）打开PACE软件，选择“IOB”菜单下面的“Show Flight Times”命令，启动时延分析功能。 

（2）选择“Tools”菜单下面的“Display Overlay”命令，则会弹出延迟对话框，用不同的颜色表明不同的时延，如图4-84所示。该窗口只是信息输出窗口，不能操作，点击“OK”按键即可。

图4-84 FPGA引脚之间的传输延迟分类列表

然后在图4-85中的芯片管脚封装测试区可以看到，不同延迟的管脚用不同颜色标注，用户可对关键的输入、输出信号进行重新分配，提高设计性能。细心的读者会发现，越处于芯片外围的引脚，其时延越大。

图4-85 FPGA引脚传输延迟分布示意图

（3）对于多时钟设计，用户需要了解芯片的时钟分区。选择“IOB”菜单下面的“Show Clock Regions”命令，则在芯片架构视图区用不同的颜色显示FPGA芯片内部不同的时钟分区，如图4-86所示。

图4-86 FPGA时钟分区示意图

此时，设计者更关心时钟和时钟区域的对应关系，点击选择“Tools”菜单下面的“Display Overlay”命令，并选择“Clock Regions”页面，即可直观得到该关系，如图4-87所示。

图4-87 FPGA时钟与时钟区域对应示意图

5．使用PACE完成DRC分析

不同逻辑区域所允许的时钟数量是有限的，若分配到该区域的设计超过了该时钟上限，则会导致设计错误。PACE提供了时钟 分析工具来帮助用户检查此类错误，通过点击“Tools”菜单下的“Clock Analysis”命令来分析，如果时钟信号超过设定值，则会在其“Regions Per Clock”页面中以“*”号标出。

设计规则是电路或者芯片在版图设计中所必须遵循和满足的各种规定和要求，如果不能满足，则生产出来的芯片将可能无法正常 工作。DRC（Design Rule Check）即设计规则检查，就是根据设计规则所规定的各掩膜图形的最小尺寸、最小间距等几何参数，对设计进行检查，找出不满足规则的偏差和错误，为用户 修正设计提供依据。目前，FPGA芯片的管脚越来越多，因此检查时钟管脚分配、IO端口输出电平标准与相应的IO电压是否一致、核电压以及辅助电压是否正 确成为任务繁重且容易出错的地方。PACE提供的DRC检查可自动完成上述核查，选择“Tools”菜单下的“Run Design Rule Check（DRC）”命令，即可得到设计的DRC结果，如图4-88所示。

图4-88 PACE的DRC检查结果示意图