原创 verilog实现时钟双沿逻辑的方法

策略：加入新的变量

以例子来说明具体措施。

例子目的：实现在时钟的上升沿和下降沿输出数据的递增

例子的代码：

module test_dul_clk_edge_add(rst_n,clkin,dout,temp1,temp2);
input rst_n,clkin;
output [3:0] dout,temp1,temp2;
reg
  [3:0] temp1,temp2;
always@(negedge rst_n or posedge clkin) begin
 if(!rst_n)
  temp1<=4'b0000;
 else
  temp1<=temp1+4'b0001;
end

always@(negedge rst_n or negedge clkin) begin
 if(!rst_n)
  temp2<=4'b0000;
 else
  temp2<=temp2+4'b0001;
end

assign dout="temp1"+temp2;
endmodule