原创 keil与proteus的整合

很高兴能及时看到你的回复.通过你的讲解,对FIFO的认识加深了.

下面再向你请教一个问题啊

众所周知,同步FIFO较异步FIFO更为简单,那么,我的问题是:异步FIFO的主要作用是不是就是跨越时钟域的同步问题,也就是说,在以同步FIFO模块为核心,我只要解决了写模块和读模块的时钟同步问题,就容易写出异步的FIFO模块,

打个比方把,将写请求同步到读时钟域,然后用读时钟来控制同步FIFO......

BTW

关于同时对FIFO的读写可参加《同步FIFO之VHDL描述5(大结局) 》的图5

tingwhere ，你好，很高兴来我的副站！

试着回答一下你的几个问题：

1.dualram是简单的双口RAM，在同一时刻可以进行读写操作而互相不影响，因此将来在异步FIFO中直接可以调用。用两个的原因就是双口RAM有写端口和读端口，分别对应两个时钟，是为了双口RAM可以应用在异步的地方。

2.不管是异步FIFO还是同步FIFO，在FIFO非空或非满的情况下读写地址是不相同的，因此需要两个地址，对应到双口RAM也就是addra和addrb。读写同时操作的时候没有优先级，互相不影响，只要FIFO非空，就可以读出来数据，只要FIFO非慢就可以写入数据。

3.关于半满的问题，你的想法是对的，不过要考虑读写指针的循环和先后关系。

从主站追看到副站来,拜读了skycanny同步FIFO的RTL框图.有两个问题要问一下,因为我是用verilog的,可能问的问题有些已经在程序上反映出来了,还麻烦您指点迷津.

1.dualram有两个clk,clka和clkb,是不是意味着在未来异步的FIFO中,直接用这个dualram就可以用了.然后,既然FIFO是同步的,何必要设两个clk?只用一个即可啊

2.同样的问题,addra和addrb其实就是读写地址吧,而对于同步FIFO而言读写针对的应该是同一地址而言,如addr,而且要考虑的是读写同时操作的时候是读优先还是写优先的问题.

3,也和riple的问题有关,如果您用了读写地址,那么半满的判决就应该是写地址-读地址>=深度/2,就您的程序而言,就是addra-addrb,不知道我考虑的是否正确?

做除法？困怕有点空难，尤其用CPLD，用FPGA至少应该还能完成，但是速度恐怕比较慢，耗费资源也很多

不谢，不谢。如此大张旗鼓地感谢我，真是受宠若惊。

无人喝彩着实令人失望，可能原创是需要耐得住寂寞的。

大家互相支持一下吧，读你的日志确实有收获。