原创 视频图像采集系统的设计与实现

                                      视频图像采集系统的设计与实现
                                             徐向辉, 陶　然, 王　越
                                   (北京理工大学电子工程系,100081)

摘　要: 阐述了一个新颖的、较为通用的视频信号采集系统软硬件设计原理。本系统采用EPLD 芯片完成了
以前需要多个分立芯片才能完成的采集控制电路,简化了电路设计,便于调试。系统中采用锁相环路控制视频同
步。还详细介绍了EPLD 程序的设计方法及流程。

主题词: 视频信号; 图像处理; 控制电路; 系统设计
中图分类号: TN91918 　　文献标识码:A

The Design and Realization of an Image Acquisition System

XU XiangOhui , TAO Ran , WANG Yue

(Department of Electronic Engineering, Beijing Institute of Technology , 100081)

Abstract : A novel system is designed to digitize general video signals. The hardware principle and software principle of
the system are described. The timing and synchronization of the circuits are achieved by an EPLD chip which can achieve the
same functions by many separate components in the previous digitizing systems. This idea is favorable for the design of cir2
cuits and easy for debugging. A PLL circuit is adopted in order to control video signal synchronization.

Keywords : Videosignal; Imageprocessing;Controlcircuit;Systemdesign

器、采集控制、数字信号处理器。
1 　前　言整个视频图像采集过程:视频A/ D 的时钟由锁相环路

将输入的图像信号数字化,是图像处理系统的重要环提供,可以得到更稳定的采集。采集控制部分电路由EPLD
节。在计算机视觉、图像跟踪系统、数字图像传输系统中通芯片完成,这部分电路主要用来产生缓冲存储器的地址线,
常以全电视信号作为输入信号。因此视频信号数字化的好满足锁相环路的分频需求,及其它逻辑控制功能。EPLD 产

坏,对于整个图像处理系统是非常重要的。以前的图像采集生的地址线是根据锁相环路提供的像素时钟,以及从视频信
系统中采用分离元件实现采集控制电路,如产生视频缓冲存号的复合同步信号中提取的行场有效信号产生的,与视频信
储器的地址、锁相环路的分频,电路设计复杂,而且不便于调号的行场扫描同步[3] 。模拟电视信号经视频A/ D 采集后存

试。本文针对某红外图像跟踪系统的需求设计出一种较为储到缓冲存储器中。数字信号处理器完成对视频A/ D 的设
新颖、通用的视频采集系统,以EPLD(Erasable Programmable 置,将缓冲存储器里的数据读取到处理器的内部进行处理。
Logic Device) 芯片为核心实现图像采集控制功能。由于系统框图如图1 所示。

EPLD 程序存储于其内部的EEPROM 内,便于修改采集控制下面具体描述几个主要器件及其工作原理。

程序,节省了电路调试时间。视频A/ D 采用Brook Tree 公司的B T252 。B T252 是一
种单通道8 位视频A/D , 最高采样速度为20MSPS , 可以直
2 　系统硬件设计接对标准电视信号采样,不用预置放大电路,有MPU 接口,
本采集系统为某红外图像跟踪器的一部分,设计要求采通过单片机或DSP 等其它MPU 设备对其内部寄存器进行
集系统达到以下指标。设置,内部设有256 ×8 的查找表,能够在将数据输出之前,

·帧图像分辨率:256 ×256 像素; 进行一些实时的图像处理,如门限化,对比度增强,非线性数
·采集速率:25 帧/ 秒; 字化,灰度反转等, 还可以通过MPU 控制采样参考电压
·灰度等级:256 级。REF + 和REF -。
图像采集系统主要包括:视频A/ D 、锁相环路、缓冲存储缓冲存储器采用了双口静态存储器IDT7008 , 与使用动
收稿日期:2000-11-07 　　修订日期:2001-02-28
作者简介:徐向辉(1974-) ,男,博士研究生,主要研究方向为模式识别、图像跟踪系统设计和图像跟踪算法。

. 1995-2006 Tsinghua Tongfang Optical Disc Co., Ltd. All rights reserved.

·14 · 系统工程与电子技术2001 年
态存储器相比,减少了电路的复杂程度。EPLD 产生的地址
线与双口RAM 左侧地址线相连,左侧数据线与视频A/ D 的
数据线相连。右侧的数据线、地址线与DSP 相连。ID T7008
有两个中断输出信号,当数据写到左侧最高位地址时,右侧
的中断输出信号出现有效。根据这个特点,电路设计时将
IDT7008 的右侧中断管脚与DSP 的外部中断相连。当采集
完一帧图像后,双口RAM 触发DSP 端的中断,数字信号处
理器进入中断,将图像数据读入内部存储器进行处理。

逻辑控制、锁相环路的分频控制采用Altera 公司
MAX7000 系列EPLD 芯片[1] 。可编程逻辑器件( PLD) 是由
用户进行编程实现所需逻辑功能的数字集成电路。利用
PLD 内部的逻辑结构可以实现任何布尔表达式或寄存器函
数。EPLD 是可擦除可编程逻辑器件,程序存储于EPLD 内
部的EEPROM 内,不必外接存储器存储程序。MAX7000 系
列是高密度、高性能的CMOS EPLD , 可以100 % 模仿TTL ,
并且将SSI(小规模集成) 、MSI (中规模集成) 和L SI(大规模
集成) 的逻辑函数高密度地集成。采集系统以EPLD 作为图
像采集系统的控制部分,产生缓冲存储器的地址线、产生视
频A/ D 所需的控制信号、完成锁相环路的分频电路。如果
采用分离元件来达到这些要求,需要数十片芯片之多,而采
用EPLD 后,一片EPM7128 即可实现要求,只需对EPLD 软
件进行修改就可以完成其它格式分辨率的采样。

在视频图像数字化电路中,为了得到高质量的数字图
像,像素时钟(采样时钟) 的相位必须与标准视频信号的行同
步信号的相位保持一个确定的关系。相位同步的精度越高,
数字图像中的两行间相同列像素的错动越小。实现相位同
步一般采用数字锁相环[2] 。锁相环路框图如图2 所示。该
电路由行频产生电路、分频器、鉴相器和压控振荡器(VCO)
组成。压控振荡器的输出信号频率和相位均与输入的视频
行同步信号保持确定关系,即VCO 输出的振荡信号的频率
为行频的N 倍,相位差恒定。VCO 输出的振荡信号作为像
素时钟提供给图像数字化电路。本锁相环路中鉴相器采用
MC4044 , 压控振荡器为74L S629 。

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行频提取电路部分由同步分离电路、半行周期脉冲滤除

电路组成。同步分离采用L M1881 集成同步分离芯片完成。

输入为满足CCIR 标准的视频信号(625 行,50Hz , 隔行扫

描) 。电路输出有场同步信号、奇偶场标志信号以及复合同

步信号。L M1881 分离出的视频复合同步信号中,除周期为

64μs 的行同步脉冲外,在场回扫期间还含有周期为1/ 2 行周

期(32μs) 的场均衡脉冲和场同步脉冲。因此视频复合同步

信号不能直接送到相位比较器的输入端,应先滤除具有1/ 2

行周期的脉冲。滤除电路采用74L S221 不可重触发单稳触

发器,其输出脉冲宽度定为40μs。由于脉宽40μs 小于行周

期64μs, 大于半行周期32μs, 故可滤除半行周期脉冲。这

样,视频复合同步信号经过74L S221 单稳触发器后输出到

鉴相器的是行周期为64μs、脉冲宽度为40μs 的正极性TTL

电平脉冲。

分频器实际上是一个循环计数器,由EPLD 内部提供的
计数器完成。循环计数器的输入时钟为像素时钟,也即为
VCO 的输出。当循环计数器计到设定值时,输出一个正极
性脉冲到鉴相器的输入端,循环计数器同时清零并开始重新
计数。循环计数器的设定值N 决定了分频的倍数,实际上
也就决定了视频信号每一行的采样点的数量,即水平的数字
分辨率。为了达到每帧256 ×256 点的数字图像,在每行有
效期的采样点应达到256 点,再加上行消隐和行同步的时
间,每行的采样点要达到320 个,因此设定N= 320 。行周
期Th = 64μs,频率fh = 01015 625MHz ,这时VCO 输出的
像素时钟的频率为f osc = 320 ×fh = 5MHz[4 ] 。

3 　系统软件设计

视频同步控制着整个系统视频处理的地址和时序,保证
采集、存储的正确性。本采集系统的视频同步控制由EPLD
完成。由于采用了Altera 公司的MAX7000 系列EPLD 产
品,程序存储于EPLD 片内的EEPROM 内。程序可以通过
下载电缆通过EPLD 的J TAG 口下载到EPLD , 便于修改程
序,加快了开发速度。Altera 公司的MAX + PLUS II 开发系
统支持对MAX7000 EPLD 的开发。MAX + PLUS II 开发系
统是一种全集成化的可编程逻辑设计环境。MAX + PLUS
II 可在PC 机、工作站等多种硬件平台上运行。所有平台都
包含300 多个74 系列的宏函数和AHDL (Altera 硬件描述语
言),并支持原理图输入、硬件描述语言输入、设计波形输入、
底层编辑、工业标准的CAE 设计输入等方法。

Altera 硬件描述语言是一种基于文本的、在EPLD 设计
方面功能强而灵活的语言,因此本采集系统的EPLD 设计使
用了AHDL 。根据AHDL 自顶而下的设计方法,首先设计采
集控制的方框图,如图3 所示。

由于方框图中的每一块都是一个主要功能,故容易将其
转换为AHDL 变量。现将EPLD 程序有关图像采集控制部
分说明如下。

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第10 期视频图像采集系统的设计与实现·15 ·

INCLUDE ”lpm -counter.inc”;

INCLUDE ”freqdiv”;

INCLUDE ”74390”;

INCLUDE ”74138”;

INCLUDE ”74273”;

SUBDESIGN myc (

　　ADE0,ADRE0,FP0,AH[7.. 0] ,AL[7.. 0] ,FHC
　: OUTPUT; %视频行场以及地址产生信号%

　　FV0 　　　: INPU T ; %场信号%
　　FH0 : INPU T ; %行信号%
　　FP0 : INPU T ; %视频时钟%
)

VARIABL E 　%变量说明%

　　counter -h , counter -v 　　: lpm -counter WITH
(LPM
WIDTH=9) ; %计数器用于产生行场地址%

　　delay1 ,delay2 　　　

WIDTH=5) ; %延时计数器%
　　my390 　　　　　
　　freqdiv1 ,freqdiv2 ,freqdiv3 　　:freqdiv ;
　　my74 　　　　　　

B EGIN
　　%锁相环320 倍分频%
　　my390.1clr =gnd;
　　my390. 1clkb = my390. 1qa ;
　　my390. 1clka = VCL K;

　　freqdiv1.clr =gnd;
　　freqdiv1. g = vcc;
　　freqdiv1.clk = my390.1qd;

　　freqdiv3.clr =gnd;

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　　freqdiv3. g = vcc ;
　　freqdiv3.clk = freqdiv1.dv8;

　　FHC = freqdiv3. dv8 ;

%产生行场地址%

%延时计数器控制行地址的起始时间%
delay1.cnt -en=FH0&(!delay1.q3) ;
delay1.clock= FP0;
delay1. sclr = ! FH0 ;

%ADRE0 为行地址有效信号%
ADRE0 = t1 &delay1. q3 ;
counter -h. cnt -en = ADRE0 ;
counter -h. clock = FP0 ;
counter -h. sclr = ( !FH0) or counter -h. q8 ;

%控制行地址的结束%
my74. 1prn = vcc ;
my74. 1d = vcc ;
my74. 1clrn = !counter -h. q8 ;
my74. 1clk = FH0 ;
t1 = my74.1q;

%输出行地址,缓冲存储器的低8 位地址%
AL0 = counter -h. q0 ;
AL1 = counter -h. q1 ;
AL2 = counter -h. q2 ;
AL3 = counter -h. q3 ;
AL4 = counter -h. q4 ;
AL5 = counter -h. q5 ;
AL6 = counter -h. q6 ;
AL7 = counter -h. q7 ;

%ADRE0 作为场地址产生器的时钟%

%延时计数器控制场地址的起始时间%
delay2.cnt -en=FV0&(!delay2.q1) ;
delay2.clock =ADRE0;
delay2. sclr = !FV0 ;

%ADE0 为场地址有效信号%
ADE0 = t2 &delay2. q1 ;
counter -v. cnt -en = ADE0 ;

counter -v. clock = ADRE0 ;
counter -v. sclr = ( !FV0) or counter -v. q8 ;
%控制行地址的结束%
(下转第97 页)

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第10 期 进化神经网络的研究进展·97 ·

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(上接第15 页)
　　my74. 2prn = vcc ;
my74. 2d = vcc ;
4 　结　论
my74. 2clrn = !counter -v. q8 ; 与以前的图像采集系统相比,本采集系统以EPLD 芯片
my74. 2clk = FV0 ; 为核心,使整个图像采集系统结构清楚、合理。系统的特点
t2 = my74. 2q ; 总结如下。
(1) 本系统采用EPLD 作为图像采集控制芯片,与使用
%输出场地址,缓冲存储器的高8 位地址% 分离元件相比,其电路设计简单可靠,PCB 布线简单,便于修
AH0 = counter -v. q0 ; 改逻辑控制。
AH1 = counter -v. q1 ; (2) EPLD 程序部分采用AHDL 语言进行设计,使程序
AH2 = counter -v. q2 ; 流程简洁明了。
AH3 = counter -v. q3 ; (3) 采用锁相环路控制视频同步,使采集下的图像清晰
AH4 = counter -v. q4 ; 稳定。
AH5 = counter -v. q5 ; 在实际应用中,本系统采集可靠、图像质量稳定清晰,为
AH6 = counter -v. q6 ; 整个图像跟踪系统的图像数据处理提供了保证。在此基础
AH7 = counter -v. q7 ; 上稍加改动,即可实现变分辨率的图像采集系统。
参　考　文　献

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