原创抖动问答1

 2009-2-24 22:14  2558 2 2 分类: 测试测量

这8个问题我之前已发表过. 是客户问我的真实问题. 下面的回答是一位与非网的网友的答案. 这个答案未必正确.供大家讨论.

1，我在测试信号速率的时候有两种测试方法，直接用bit rate功能测试（2.499989G），也可以用frequency@level 选择data 来测试（2.49753G），测试的结果差别非常大，一个可以满足要求，而另一个则不满足要求，请问为什么，哪种测试更准确一些。

Bit rate 在测试信号速率时要比frequency@level准确。因为bit rate是基于眼图和UI的，在最早决定Golden PLL时，就确定了bit rate，而frequency@level虽然是测试每个周期在特定电平和沿上的频率，但由于抖动会带来一定的误差，可以观察到这个数据是动态变化的。

2，如果我想测试数据信号的最小周期（1个UI的大小），有没有类似测试bit rate的方法直接测试？因为如果使用period@level，同样不准确，与要求相去甚远。

由bit rate 可以算出平均周期，但这是理想的，不能得到信号的最小周期，测试信号的最小周期可以使用period@level，且将level设为50%或者根据标准设定，但无类似bit rate的测试周期的方法。具体可以取足够长度的信号，比如分析PCIE取最少2M的长度，然后利用统计分析功能来得出最小周期。

3，在测试信号边沿的上升/下降时间的时候，跟我选择的存储深度有没有关系。比如我使用40GS/S的采样率，测试PCIE CLK，如果在屏幕上显示一个时钟周期测试它的上升下降时间和我调节时基到8M的存储深度时测试到的上升下降时间有没有区别？

由于时间分辨率不同，测试一个时钟周期的上升沿要比8M存储且全部显示到屏幕上要准确，但假如将8M深度的波形展开获得同样的时间分辨率，由于采样率一样，描绘上升沿的点数也一样，所以测试结果是一致的。

4，在测试抖动的时候TJ总显示当前值，最大值和最小值都随当前值的变化而变化，同时变大或同时变小，并没有达到所谓最大值和最小值的目的，这样，如果某瞬间下，总抖动超标，而我刚好不在场，等我看的时候总抖动又正常了，而最大值并没有记录下超标的状态，容易造成漏测！

这个可以利用limit test来记录超标的情况。

5,大多数高端示波器都提供了两种时钟恢复中的一种方法，即基于软件的时钟恢复或基于硬件的时钟恢复。在抖动测试中会有什么不同的表现？

采用软件恢复时钟方法，捕获长数据波形，将数据与恢复时钟逐位比较,完成眼图、抖动、误码率测试。可分析捕获的串行数据的每一个Bit位，避免了触发抖动和硬件恢复时钟抖动导致的测量不精确，CDR抖动和触发抖动理论为0。

6,TIE测试既然是和标准时钟的比较，这个标准时钟来源于哪里？是什么原理？会影响抖动测量值吗？

用软件算法进行时钟恢复，可以灵活方便地设置各种参数，并且支持包括一阶锁相环和二阶锁相环在内的多种时钟恢复方式。因此可以支持当前业界广泛应用的各种串行数据，同时支持对各种串行数据CDR设置符合标准的带宽或者任意带宽。内含符合标准的分析模块包括PCI-Express，FB-DIMM，InfiniBand，SATA/SAS，GBE，XAUI，Fiber Channel等。对于未来的串行数据标准也可以通过设置用户自定义软件时钟恢复进行眼图分析。尽管将PLL的设大一点，会使CDR恢复出的时钟包含的抖动分量将大大增加，系统传递出去的抖动大大减少，眼图的张开程度大大改善，但还是应该使用符合实际信号的PLL带宽。由串行数据的CDR电路恢复得到的Recover Clock只包含低频抖动，这个低频抖动在数据中同时存在，因此这些低频抖动成分对于接收端SerDes电路在以Recover Clock作为参考边沿判决数据0或1时不会产生影响(前提条件是低频抖动分量不得超过系统的抖动容限)。而数据中还包含传输系统中的高频抖动分量，由于CDR电路中的低通滤波器的缘故，这部分恢复出的Clock是不包含的。因此接收端SerDes电路在以Recover Clock作为参考边沿判决数据0或1时可能会由于这些高频的抖动分量导致采样点偏移而出现误码。因此只有在PLL截止频率或带宽以下的低频抖动是接收端可以跟随的抖动。相对而言，经过PLL传递出的抖动都为高频抖动，是不能被系统跟随的，会导致接收端采样点的偏移产生误码。

7,Rj抖动是怎么测出来的？是通过TIE抖动减去Dj 然后除以14的出来的吗？高斯分布图里的数据是以Rj为样本吗？高斯分布是针对随机事件来讲的，如果以Tj为样本，里面有确定性数据，合理吗？

如图所示，α要根据串行协议标准规定的误码率来确定。

Rj呈高斯（正态）分布，且与数据的长度有关。Tj=Rj+Dj（Dj=Pj+DCD+ISI），由于Tj包含了Rj和Dj，所以Tj做出来的高斯分布含有Dj是合理的。

8，现在我们背板的槽位之间预留了很多互联的信号，这些信号目前无法遍历测试。另外，背板的设计目标是6.5G，但当前我们系统上跑的速率是1.25G。为了验证背板能否满足设计目标，我们需要使用6.5G的信号遍历所有的互联线。对于以上的情况，有什么好的建议？业界一般是如何测量的？高速信号如何引到示波器比较好？有没有一些专门的高速信号引线组件，夹具等？我们计划做一些测试插板，把背板的信号引出来，能否给我们推荐一些插接件以及测试插板的设计注意事项？

力科的SDA760Zi支持的EyeDoctor（眼图医生）软件包具有虚拟探测试和接收均衡器仿真功能。允许在测试系统的任何一个比较方便的位置进行测试，然后模拟出其它位置的波形。这些位置包括测试系统中不能探测的位置，比如芯片内部。这样一来把仪器、探头、夹具带来的影响去掉，提高了测试精度。二来可以在信号最强的地方（通常是发射端）进行测试，然后推算出信号较弱地方的波形，因为在发送端测试有更高的信噪比，比直接在接收端测试效果更好（意思是不用在接收端进行测试？）。通过示波器的均衡模拟技术复现信号，可以反映出系统的真实性能。针对不同的高速信号，各厂商都有专门的测试探头，线缆，夹具，具体可以根据不同协议的测试解决方案而得。这样做的好处是可以对夹具带来的影响进行去嵌入，对探头路径进行补偿。如果是自己制作，可以参考已有的方案，但一定要先测试出接插件和夹具所带来的误差，比如额外增加的负载和插损，然后在测量结果中考虑这些引入的误差并做出适当的修正。

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