原创 Timing Exceptions

2009-2-26 20:13 6310 9 9 分类: FPGA/CPLD

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Timing Exceptions


 


时序例外更改Quartus II TimeQuest Timing Analyzer默认的分析处理。本章节介绍以下的可利用的时序例外:


“False Path”


“Minimum Delay”


“Maximum Delay”


“Multicycle Path”


 


 


False Path


 


False paths是指在时序分析时可以被忽略的路径。


使用set_false_path命令指定设计中的false paths


Example 7–25 展示set_false_path命令选项。


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点击看大图 


         当(约束)目标是一个时序节点,false path仅仅应用于两个节点之间。而当(约束)目标是一个时钟,false path将应用于所有该时钟控制的源节点(-from)到目标节点(-to)的路径。


 


 


Minimum Delay


 


       使用set_min_delay命令指定一个特定路径的绝对最小延时值。Example 7–26 展示了set_min_delay命令选项。



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    如果源或者目的节点由时钟控制,时钟路径必须计算在内,以允许有更多或者更少的数据路径延时。如果源或者目的节点有输入或者输出延时,那么这个延时也必须包括到最小延时检测中。


当(约束)目标是一个时序节点,minimum delay仅仅应用于两个节点之间。而当(约束)目标是一个时钟,minimum delay将应用于所有该时钟控制的源节点(-from)到目标节点(-to)的路径。


你可以将时序例外命令set_min_delay应用于输出管脚而不使用set_output_delay对其进行约束。这样一来,这些路径的setup summaryhold summary报告的时钟列就将是空的(没有时钟)。因为没有时钟关联到输出管脚,这些路径也就没有时钟(时钟列为空)。这样看来,这些路径的时序无法报告。


       为使用了set_min_delay命令的输出管脚报告时序,你可以使用set_output_delay命令(设置值为0)约束输出管脚。在set_output_delay命令中你可以使用设计中存在的时钟或者虚拟时钟作为参考时钟。


 


 


Maximum Delay


 


       使用set_max_delay命令指定一个特定路径的绝对最小延时值。Example 7–27 展示了set_max_delay命令选项。



点击看大图 


    如果源或者目的节点由时钟控制,时钟路径必须计算在内,以允许有更多或者更少的数据路径延时。如果源或者目的节点有输入或者输出延时,那么这个延时也必须包括到最大延时检测中。


当(约束)目标是一个时序节点,maximum delay仅仅应用于两个节点之间。而当(约束)目标是一个时钟,maximum delay将应用于所有该时钟控制的源节点(-from)到目标节点(-to)的路径。


你可以将时序例外命令set_max_delay应用于输出管脚而不使用set_output_delay对其进行约束。这样一来,这些路径的setup summaryhold summary报告的时钟列就将是空的(没有时钟)。因为没有时钟关联到输出管脚,这些路径也就没有时钟(时钟列为空)。这样看来,这些路径的时序无法报告。


       为使用了set_max_delay命令的输出管脚报告时序,你可以使用set_output_delay命令(设置值为0)约束输出管脚。在set_output_delay命令中你可以使用设计中存在的时钟或者虚拟时钟作为参考时钟。


 


 


 


 


 


 


 


 


 


 


 

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