原创 Cyclone V DDR3 Softcore试用评估报告

Cyclone V DDR3 Softcore试用评估报告

{C}1.       硬件平台

开发套件：Cyclone V GX FPGA开发套件

http://www.altera.com.cn/products/devkits/altera/kit-cyclone-v-gx.html

开发工具：Quartus II 13.1

FPGA器件型号：Cyclone V 5CGXFC7D6F31C7ES

DDR3型号：Micron MT41J128M16LA-15E

{C}2.       IP核配置

IP核选择DD3 SDRAM Controller with UniPHY v13.1。

         DDR3选择MT41J128M16HA-15E进行预设；输入时钟为125MHz；DDR3时钟soft core可以设置Cyclone V支持的最大频率300MHz（HMC最大可支持400MHz）。

         设定Maximum Avalon-MM burst length为1024，可以根据实际需要另设。不要勾选Enable Avalon-MM byte-enable signal。

{C}3.       Quartus II测试工程

如图所示，测试工程产生定时写入DDR3的数据，同时定时读出相应地址的数据，并且送入on-chip RAM中进行在线查看。

         资源占用情况。

{C}4.       On-chip RAM在线查看

         在线查看RAM中的数据，每16bit的高8bit都是每秒递增的，都是一样的数据；低8bit数据从00开始递增。读出数据和写入数据一致。

{C}5.       External Memory Interface Toolkit

Calibration后的2个DQ组有效数据读写窗口裕量信息。

         数据读取的裕量窗口。

         数据写入的裕量窗口图。