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概述 通过前面的研究学习，已经可以在CycloneVGX器件中成功实现完整的TDC（或者说完整的TDL，即延时线），测试结果也比较满足，解决了超大BIN尺寸以及大量0尺寸BIN的问题，但是还是存在一些之前系列器件还未遇到的问题，这些问题将在本文中进行详细描述介绍。 在五代Cyclone器件内部系统时钟受限的情况下，意味着大量逻辑资源将被浪费在于实现较大长度的TDL上面。是否可以找到方法可以对此前TDL的长度进行优化呢？本文还将探讨这个问题。 TDC前段BIN颗粒堵塞问题分析 将延时链在逻辑中实现后，进行码密度测试的时候，总是发现所获得码中，位于链路起始段总会出现1个到2个码尺寸相较其余码过大的问题。之前怀疑是否是TDL的长度不够长，导致大量码颗粒堆积在延时链的初段。仔细查看各次测量结果，发现512的长度在使用400MHz采样时钟的时候应该还是足够覆盖一个完整的时钟周期的，那为何还会出现上述问题呢？（问题具体展示如图5所示，512和640长度均出现该问题） 从测试结果来看，采用640长度的延时链后，实际用到的延时单元仅到cell467，排除开头截取掉的延时单元，实际用到延时单元数量只有453个。所以，在采样时钟为400MHz情况下，一个时钟周期并不会超过512长度。但是，最开始用512测试时，为了截取掉前面的大延时单元（cell10位置）时，测试结果显示512长度不够用，如图1所示，右则已经超出512范围，从而导致部分“事件”并未统计进来，也就是说部分数据丢失。这是最初将TDL长度从512修正到640的根本原因。 图1：部分统计数据“溢出”后丢失情况 物理位置锁定不同导致延时不同 那么为何会出现640和512不同长度导致的测试结果不一样呢（本质是延时单元的平均延时时间不一样，所以这两个延时链实际用到的延时单元数量差异较大）？ 经过检查发现，在增加延时链长度的时候，笔者无意间将延时线的位置锁定换到了别处（应该原始锁定位置碰到了无法布局的问题，从而更换了位置）。原始512长度锁定在起始ALM的坐标为X34_Y46，而640锁定位置为起始ALM坐标在X22_Y54。而且在锁定的时候，延时单元的节点名称也有差异，前者为MLABCELL_X34_Y46_N*，而后者则为LABCELL_X22_Y54_N*，如果后者锁定继续使用MLABCELL编译器被报错。实际查看延时单元内部延时也有些微差异，如图2、图3和图4所示。 图2：第一个LAB的第二ALM（左）和第三个ALM（右） 图3：第一个LAB的第五ALM（左）和第六个ALM（右） 图4：第二个LAB的第一ALM（左）和第二个ALM（右） 对比之前的位置，可以看到延时链的“大”额延时有较大差别，比如LAB中间全部为135ps，LAB之间则为142ps，而且所有其它单元的延时时间较统一（为50ps）。 截掉前面11个cell后，测试结果如图5所示。 图5：512长度延时链锁定位置更换和640一样后，测试结果与之类似 从图5可知，还需要截取一段BIN尺寸过大的单元，而且从图5后半段可以看到还有足够裕度用于截取（远未到511），不会出现“溢出”问题。经过多次尝试后，最终结果如图6所示，而图7则是查找表校准曲线图。注意图6中的码密度测试结果，平均BIN尺寸最终优化到了5.3ps，相较之前640长度的5.5ps有些微提升。 图6：截掉前21个延时单元，这样剩下最大延时在22ps左右，其余均处于20ps下 图7：截掉前21个延时单元，得到其LUT统计结果 总结 通过上述分析，找到了512长度的TDL溢出问题的原因，而640长度TDL由于锁定位置变化帮助笔者认清了此问题出现的原因。其实还是不同逻辑单元特性差异带来的问题，ALTERA器件内部逻辑单元还可细分两类，LABCELL和MLABCELL。在CycloneV中，通过上述实验测试，可明显发现它们之间的差别。 后面将尝试将系统时钟从400MHz提高到500MHz，看看是否可以进一步缩小TDL的长度，从而达到节省资源的目的。

Cyclone V GX FPGA 逻辑单元结构分析 概述 手上有块Cyclone V的开发板，即SoCkit开发板，上面的FPGA器件是5CSXFC6D6F31C8ES。这个片子是28nm工艺，之前TDC均是在老工艺器件上实现的，找点时间在这个板子上验证下28nm工艺器件上TDC能跑出啥效果，编译软件采用的是QII13.0。 逻辑单元结构 所谓磨刀不误砍柴工，在新器件上验证TDC之前，先熟悉下新FPGA逻辑单元结构，ALTERA在推出28nm之后，好像后面就被Intel收购了。5代Cyclone逻辑单元和之前3代、4代或者更早的2代和1代最大差别好像是基本单元名称与高端FPGA统一称为了ALM。而且28nm的单个ALM里包含的各种颗粒也与之前高端FPGA不一样。比如单个ALM里加法器变成了2个，寄存器从2个增加到了4个，如图1所示。 图1：Cyclone V FPGA的ALM结构 进位链时延信息 简单实现了一个延时线，编译后通过TimeQuest分析其中进位链的延时信息，得到的结果如图2所示。图3到图6展示了LAB中各个ALM之间时延信息。 图2：延时线中第一个LAB和第二个LAB时序分析报告的延时信息 图3：第一个LAB的第2个ALM(左)，第一个LAB的第3个ALM(右） 图4：第一个LAB的第5个ALM(左)，第一个LAB的第6个ALM(右） 图5：第二个LAB的第1个ALM(左)，第一个LAB的第2个ALM(右） 图6：第三个LAB的第1个ALM(左)，第一个LAB的第2个ALM(右） 611/124或604/138或604/124或611/138。 上面给出几个图中可以看到，延时单元到寄存器的延时也有需要注意的地方。LAB之间接口处，会出现一个344ps的较大延时，其余均为306ps。这个344出现的位置目前看似乎是固定，即每个LAB的第二个ALM的底部单元到寄存器出现344ps延时。 另外，还有一个现象是每个ALM的底部单元在整个延时线上表现的延时时间都是0，也就是说每个ALM只有顶部一个单元体现出了延时。如果TimeQuest没犯错的话，不知道ALTERA当时这样安排的原因是为何？！难道无法适当平均分配时延在两个单元上？

Cyclone V DDR3 Softcore 试用评估报告   {C} 1.        硬件平台 开发套件： Cyclone V GX FPGA 开发套件 http://www.altera.com.cn/products/devkits/altera/kit-cyclone-v-gx.html 开发工具： Quartus II 13.1 FPGA 器件型号： Cyclone V 5CGXFC7D6F31C7ES DDR3 型号： Micron MT41J128M16LA-15E   {C} 2.        IP 核配置 IP 核选择 DD3 SDRAM Controller with UniPHY v13.1 。          DDR3 选择 MT41J128M16HA-15E 进行预设；输入时钟为 125MHz ； DDR3 时钟 soft core 可以设置 Cyclone V 支持的最大频率 300MHz （ HMC 最大可支持 400MHz ）。          设定 Maximum Avalon-MM burst length 为 1024 ，可以根据实际需要另设。不要勾选 Enable Avalon-MM byte-enable signal 。   {C} 3.        Quartus II 测试工程 如图所示，测试工程产生定时写入 DDR3 的数据，同时定时读出相应地址的数据，并且送入 on-chip RAM 中进行在线查看。          资源占用情况。   {C} 4.        On-chip RAM 在线查看          在线查看 RAM 中的数据，每 16bit 的高 8bit 都是每秒递增的，都是一样的数据；低 8bit 数据从 00 开始递增。读出数据和写入数据一致。   {C} 5.        External Memory Interface Toolkit Calibration 后的 2 个 DQ 组有效数据读写窗口裕量信息。          数据读取的裕量窗口。          数据写入的裕量窗口图。

   uC/OS-II的特点是主要有一个内核，只有任务管理和任务调度，无文件系统，界面系统，外设管理系 统等。小巧，源代码公开，实时性强，可移植性好，多任务，基于优先级的可剥夺型调度。    先挑几个有用的说一说，可裁剪：它的系统服务函数中定义了条件编译开关量，对不需要的服务可以 通过条件编译予以裁剪，只使用里面的应用程序需要的那些系统服务。代码可裁剪到2K左右。    可剥夺：它完全是可剥夺型的实时内核，也就是说已经准备就绪的高优先级任务总是可以剥夺正在运 行的低优先级的任务的CPU使用权。（这一点我们在写程序时一定要注意）    多任务：可以管理64个任务，不同版本支持的任务数有差别，赋予每个任务的优先级必须是不同的， 这也就是说它不支持时间片轮转调度发（该调度法适用于调度优先级相同的任务）。    可确定性：它绝大部分函数的执行时间具有可确定性，除了函数OSTimeTick()和某些时间标志服务外， 它的系统服务执行时间不依赖于应用程序任务数目的多少，用户总是能知道它函数调用**务执行了多长 时间。    任务栈：它允许每个任务都有自己单独的栈，可以自行定义它的大小。    中断管理：它的中断嵌套层数可达255层，中断可使正在执行的任务暂时挂起，如果中断使更高优先级 的任务进入就绪，则高优先级的任务在中断嵌套全部退出后立即执行。  uC/OS-II的内核中10个文件与微处理器类型无关，移植后无需修改. 这类文件包括:  OS_CORE.C  OS_FLAG.C  OS_MBOX.C  OS_MEN.C   OS_MUTEX.C           OS_SEM.C   OS_TASK.C  uCOS_II.C  OS_TIME.C  OS_Q.C    3个文件与CPU类型相关 它们是：         OS_CPU_C.C  OS_CPU.H OS_CPU.ASM    2个文件与具体的应用有关 它们是：  OS_CFG.H  INCLUDE.H    事件：一个任务或者中断服务子程序可以通过内核服务来向另外的任务发信号。 最一般的事件包括：信号量，消息队列，互斥信号量，消息邮箱，事件标志组等。    信号量是一种通信机制。信号量：有两种类型，其一支取0,1两个值的二值信号量；其二由若干位组 合成的计数式信号量一般有8位，16位，32位等，具体是多少位取决于内核。    P/V操作普遍应用与内核，其主要作用有三点：    其一满足互斥条件，实现共享资源的独占使用；其二标志某事件的发生；其三使两个任务行为同步。信号量就像一块令牌，谁先拿到令牌，谁就能运行；得不到就只有等待。    信号量是一个受保护的量，只有初始化和P/V操作才能改变信号量的值，其工作原理是：     （1）初始化信号量也叫建立信号量。信号量初始化时，要给信号量赋初值，等待信号量的任务列表清空。     （2）等信号（P）或申请信号量叫挂起（PEND）。对于执行等待信号量的任务来说，若该信号有效，则信号量值减1，任务继续执行，若信号量值位0，则任务继续被挂起。若内核允许被定义等待超时后，则超时后，给任务转入就绪，同时返回错误代码以示发生了超时错误。     （3）给信号（V）叫发信号（POST）。若没有任务等待该信号量，则信号量值仅简单加1；若只有一个任务等待该信号量，则任务转入就绪状态，信号量的值不加1；若有多个任务等待信号量，至于谁先得到信号量，那就得看内核是如何调度的了。一般有两种可能：其一是按优先级原则，等待信号量的任务中优先级最高的先得到；其二是按先进先出原则，最早开始等待信号量的那个任务先得到。uC/OS-II只支持优先级法。

FPGA是一种非常复杂的数字处理器，并且其中还包含了高性能的模拟器件，因此，如何给它提供电流非常具有挑战性。另外，Stratix10系列FPGA采用了14nm工艺，这意味着电源必须是高性能的，而且设计难度也非常大。 今年5月份，Altera公司并购了电源公司Enpirion，该公司以设计体积小、效率高、容易使用、高可靠性的电源电路板而出名。前不久，该公司推出了面向Cyclone V SoC优化的第一款参考设计（图1）。Altera公司电源业务部市场总监Mark Davidson介绍说，收购Enpirion之后，Altera和Enpirion成为了一个整体公司，这样就可以更好地利用其在电源和在FPGA方面的专业知识。将两个公司的专业知识结合在一起设计解决方案，是这两个公司以前没有办法提供的。 图1：电源优化的FPGA参考设计。 《电子技术设计》网站版权所有，谢绝转载 该电源解决方案提高了效率，缩短了开发时间，减小了电路板面积，降低了BOM成本。它运用了一套模拟设计流程，能够实现很高的开关频率和很高的效率。电感对DC-DC转换器来说非常重要，该参考设计运用了磁性工程学的知识，可以在很小的面积内实现很强的电流。 同时，这款完整的电源解决方案，也实现了很高的可靠性（图2）。 图2：Enpirion实现了独特的电源优势。 《电子技术设计》网站版权所有，谢绝转载 该参考设计在引脚布局上减小了50%，功耗降低了35%；其控制环路通过控制FPGA电压精度，带来优异的瞬变性能，使得大容量去耦电容的使用减少了50%；其低噪声和低纹波特性，使得它能够高效地为收发器和锁相环（PLL）供电；通过减少元器件数量，该电源提高了可靠性，降低了生命周期成本。 图3显示了Cyclone V SoC参考设计获得的一些实际成果。图中所示之前和之后的电路，是使用以前的开发套件与具有Enpirion电源转换的新的开发套件所做的比较。图中的七个电路是Enpirion的powerSoC。从图中可以看到，器件面积减少了50%，总体面积缩小了22%。除了变小之外，它的效率更高了，功耗降低了35%。同时，FPGA在使用新技术后，电容数量减少了50%（打叉划掉的五个电容是不再需要的电容数量，每一个电容约为50美分，又花钱又占电路板面积）。 图3：Cyclone V SoC参考设计减小了系统体积，降低了功耗，减少了大电容。 《电子技术设计》网站版权所有，谢绝转载 目前，该Cyclone V SoC电源参考设计可下载的设计包包括：开始设计所需要的信息、原理图、每一电源组件的Gerber文件、完整的物料清单（BOM）列表和应用笔记。未来，Altera还将增加更多的参考设计提供给客户。 Altera在收购了Enpirion公司以后，比以前两家独立的公司提供了更多的创新，包括：最大开关频率 + 集成电感 = 最少的大容量去耦电容，保证了FPGA性能；减少去耦电容 = 降低成本 + 更小的体积；提高集成度 + 减少元器件数量 = 更高的可靠性，更低的总成本。Mark Davidson表示，通过把电源、FPGA系统工程、电路板布局以及信号完整性领域的专家集中起来，可以设计出更好的解决方案。这样就可以提供更小、性能更优越、效率更高的产品，让客户的工程师不用花更多的时间在电源设计上下功夫。 另外，该电源参考设计做了很多的简化——从传统的18步分立式设计流程，演进到PowerSoC设计流程只需要6步；现在的Power SoC参考设计流程甚至从6步减少到了3步（图4）。 图4：电源参考设计支持产品更迅速面市。 《电子技术设计》网站版权所有，谢绝转载 目前，Altera已经能够提供Cyclone V SoC参考设计，其他的三款28nm参考设计（Stratix V GX FPGA、Arria V GT FPGA、Cyclone V GX FPGA）正在开发过程中（图5）。同时，具备Enpirion电源的Cyclone V SoC开发套件目前已经启动，而其他三款具备Enpirion电源的开发套件将会在2014年上半年提供。 图5：Altera提供的参考设计。 最后，Mark Davidson补充道：“我们这个电源优化的FPGA参考设计，不仅能让我们的客户把更好的产品以更快的时间投放市场，还可以让Altera在客户那里的地位更重要。这样也可以不断地提高我们的竞争优势。同时，Enpirion的电源器件模块除了支持我们自己的FPGA之外，也可以和其他处理器放在一块使用。” 《电子技术设计》网站版权所有，谢绝转载