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    2014-10-30 16:04
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    Cyclone V DDR3 Softcore 试用评估报告   {C} 1.        硬件平台 开发套件: Cyclone V GX FPGA 开发套件 http://www.altera.com.cn/products/devkits/altera/kit-cyclone-v-gx.html 开发工具: Quartus II 13.1 FPGA 器件型号: Cyclone V 5CGXFC7D6F31C7ES DDR3 型号: Micron MT41J128M16LA-15E   {C} 2.        IP 核配置 IP 核选择 DD3 SDRAM Controller with UniPHY v13.1 。          DDR3 选择 MT41J128M16HA-15E 进行预设;输入时钟为 125MHz ; DDR3 时钟 soft core 可以设置 Cyclone V 支持的最大频率 300MHz ( HMC 最大可支持 400MHz )。          设定 Maximum Avalon-MM burst length 为 1024 ,可以根据实际需要另设。不要勾选 Enable Avalon-MM byte-enable signal 。   {C} 3.        Quartus II 测试工程 如图所示,测试工程产生定时写入 DDR3 的数据,同时定时读出相应地址的数据,并且送入 on-chip RAM 中进行在线查看。          资源占用情况。   {C} 4.        On-chip RAM 在线查看          在线查看 RAM 中的数据,每 16bit 的高 8bit 都是每秒递增的,都是一样的数据;低 8bit 数据从 00 开始递增。读出数据和写入数据一致。   {C} 5.        External Memory Interface Toolkit Calibration 后的 2 个 DQ 组有效数据读写窗口裕量信息。          数据读取的裕量窗口。          数据写入的裕量窗口图。
  • 2014-6-27 16:07
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       uC/OS-II的特点是主要有一个内核,只有任务管理和任务调度,无文件系统,界面系统,外设管理系 统等。小巧,源代码公开,实时性强,可移植性好,多任务,基于优先级的可剥夺型调度。    先挑几个有用的说一说,可裁剪:它的系统服务函数中定义了条件编译开关量,对不需要的服务可以 通过条件编译予以裁剪,只使用里面的应用程序需要的那些系统服务。代码可裁剪到2K左右。    可剥夺:它完全是可剥夺型的实时内核,也就是说已经准备就绪的高优先级任务总是可以剥夺正在运 行的低优先级的任务的CPU使用权。(这一点我们在写程序时一定要注意)    多任务:可以管理64个任务,不同版本支持的任务数有差别,赋予每个任务的优先级必须是不同的, 这也就是说它不支持时间片轮转调度发(该调度法适用于调度优先级相同的任务)。    可确定性:它绝大部分函数的执行时间具有可确定性,除了函数OSTimeTick()和某些时间标志服务外, 它的系统服务执行时间不依赖于应用程序任务数目的多少,用户总是能知道它函数调用**务执行了多长 时间。    任务栈:它允许每个任务都有自己单独的栈,可以自行定义它的大小。    中断管理:它的中断嵌套层数可达255层,中断可使正在执行的任务暂时挂起,如果中断使更高优先级 的任务进入就绪,则高优先级的任务在中断嵌套全部退出后立即执行。  uC/OS-II的内核中10个文件与微处理器类型无关,移植后无需修改. 这类文件包括:  OS_CORE.C  OS_FLAG.C  OS_MBOX.C  OS_MEN.C   OS_MUTEX.C           OS_SEM.C   OS_TASK.C  uCOS_II.C  OS_TIME.C  OS_Q.C    3个文件与CPU类型相关 它们是:         OS_CPU_C.C  OS_CPU.H OS_CPU.ASM    2个文件与具体的应用有关 它们是:  OS_CFG.H  INCLUDE.H    事件:一个任务或者中断服务子程序可以通过内核服务来向另外的任务发信号。 最一般的事件包括:信号量,消息队列,互斥信号量,消息邮箱,事件标志组等。    信号量是一种通信机制。信号量:有两种类型,其一支取0,1两个值的二值信号量;其二由若干位组 合成的计数式信号量一般有8位,16位,32位等,具体是多少位取决于内核。    P/V操作普遍应用与内核,其主要作用有三点:    其一满足互斥条件,实现共享资源的独占使用;其二标志某事件的发生;其三使两个任务行为同步。信号量就像一块令牌,谁先拿到令牌,谁就能运行;得不到就只有等待。    信号量是一个受保护的量,只有初始化和P/V操作才能改变信号量的值,其工作原理是:     (1)初始化信号量也叫建立信号量。信号量初始化时,要给信号量赋初值,等待信号量的任务列表清空。     (2)等信号(P)或申请信号量叫挂起(PEND)。对于执行等待信号量的任务来说,若该信号有效,则信号量值减1,任务继续执行,若信号量值位0,则任务继续被挂起。若内核允许被定义等待超时后,则超时后,给任务转入就绪,同时返回错误代码以示发生了超时错误。     (3)给信号(V)叫发信号(POST)。若没有任务等待该信号量,则信号量值仅简单加1;若只有一个任务等待该信号量,则任务转入就绪状态,信号量的值不加1;若有多个任务等待信号量,至于谁先得到信号量,那就得看内核是如何调度的了。一般有两种可能:其一是按优先级原则,等待信号量的任务中优先级最高的先得到;其二是按先进先出原则,最早开始等待信号量的那个任务先得到。uC/OS-II只支持优先级法。
  • 热度 1
    2013-12-24 08:38
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    FPGA是一种非常复杂的数字处理器,并且其中还包含了高性能的模拟器件,因此,如何给它提供电流非常具有挑战性。另外,Stratix10系列FPGA采用了14nm工艺,这意味着电源必须是高性能的,而且设计难度也非常大。 今年5月份,Altera公司并购了电源公司Enpirion,该公司以设计体积小、效率高、容易使用、高可靠性的电源电路板而出名。前不久,该公司推出了面向Cyclone V SoC优化的第一款参考设计(图1)。Altera公司电源业务部市场总监Mark Davidson介绍说,收购Enpirion之后,Altera和Enpirion成为了一个整体公司,这样就可以更好地利用其在电源和在FPGA方面的专业知识。将两个公司的专业知识结合在一起设计解决方案,是这两个公司以前没有办法提供的。 图1:电源优化的FPGA参考设计。 《电子技术设计》网站版权所有,谢绝转载 该电源解决方案提高了效率,缩短了开发时间,减小了电路板面积,降低了BOM成本。它运用了一套模拟设计流程,能够实现很高的开关频率和很高的效率。电感对DC-DC转换器来说非常重要,该参考设计运用了磁性工程学的知识,可以在很小的面积内实现很强的电流。 同时,这款完整的电源解决方案,也实现了很高的可靠性(图2)。 图2:Enpirion实现了独特的电源优势。 《电子技术设计》网站版权所有,谢绝转载 该参考设计在引脚布局上减小了50%,功耗降低了35%;其控制环路通过控制FPGA电压精度,带来优异的瞬变性能,使得大容量去耦电容的使用减少了50%;其低噪声和低纹波特性,使得它能够高效地为收发器和锁相环(PLL)供电;通过减少元器件数量,该电源提高了可靠性,降低了生命周期成本。 图3显示了Cyclone V SoC参考设计获得的一些实际成果。图中所示之前和之后的电路,是使用以前的开发套件与具有Enpirion电源转换的新的开发套件所做的比较。图中的七个电路是Enpirion的powerSoC。从图中可以看到,器件面积减少了50%,总体面积缩小了22%。除了变小之外,它的效率更高了,功耗降低了35%。同时,FPGA在使用新技术后,电容数量减少了50%(打叉划掉的五个电容是不再需要的电容数量,每一个电容约为50美分,又花钱又占电路板面积)。 图3:Cyclone V SoC参考设计减小了系统体积,降低了功耗,减少了大电容。 《电子技术设计》网站版权所有,谢绝转载 目前,该Cyclone V SoC电源参考设计可下载的设计包包括:开始设计所需要的信息、原理图、每一电源组件的Gerber文件、完整的物料清单(BOM)列表和应用笔记。未来,Altera还将增加更多的参考设计提供给客户。 Altera在收购了Enpirion公司以后,比以前两家独立的公司提供了更多的创新,包括:最大开关频率 + 集成电感 = 最少的大容量去耦电容,保证了FPGA性能;减少去耦电容 = 降低成本 + 更小的体积;提高集成度 + 减少元器件数量 = 更高的可靠性,更低的总成本。Mark Davidson表示,通过把电源、FPGA系统工程、电路板布局以及信号完整性领域的专家集中起来,可以设计出更好的解决方案。这样就可以提供更小、性能更优越、效率更高的产品,让客户的工程师不用花更多的时间在电源设计上下功夫。 另外,该电源参考设计做了很多的简化——从传统的18步分立式设计流程,演进到PowerSoC设计流程只需要6步;现在的Power SoC参考设计流程甚至从6步减少到了3步(图4)。 图4:电源参考设计支持产品更迅速面市。 《电子技术设计》网站版权所有,谢绝转载 目前,Altera已经能够提供Cyclone V SoC参考设计,其他的三款28nm参考设计(Stratix V GX FPGA、Arria V GT FPGA、Cyclone V GX FPGA)正在开发过程中(图5)。同时,具备Enpirion电源的Cyclone V SoC开发套件目前已经启动,而其他三款具备Enpirion电源的开发套件将会在2014年上半年提供。 图5:Altera提供的参考设计。 最后,Mark Davidson补充道:“我们这个电源优化的FPGA参考设计,不仅能让我们的客户把更好的产品以更快的时间投放市场,还可以让Altera在客户那里的地位更重要。这样也可以不断地提高我们的竞争优势。同时,Enpirion的电源器件模块除了支持我们自己的FPGA之外,也可以和其他处理器放在一块使用。” 《电子技术设计》网站版权所有,谢绝转载
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    利润率优先于可靠性,这是在设计任何系统时都会被考虑到的一个重要问题。尤其是在电信行业,日益增强的竞争要求从购买的设备中获得更多的效益。服务提供商则要求他们的网络设备99.999%的时间保持正常,或者有时称为5个9。只有这样才可以在保持竞争力的同时实现盈利。因此,责任就落在了网络设备制造商身上,他们设计的新系统必须符合甚至超过这种预期。……
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    CycloneV器件系列引脚连接指南CycloneVDeviceFamilyPinConnectionGuidelinesPreliminaryPCG-01014-1.12012AlteraCorporation.Allrightsreserved.Altera,TheProgrammableSolutionsCompany,thestylizedAlteralogo,specificdevicedesignations,andallotherwordsandlogosthatareidentifiedastrademarksand/orservicemarksare,unlessnotedotherwise,thetrademarksandservicemarksofAlteraCorporationintheU.S.andothercountries.Allotherproductorservicenamesarethepropertyoftheirrespectiveholders.AlteraproductsareprotectedundernumerousU.S.andforeignpatentsandpendingapplications,maskworkrights,andcopyrights.Alterawarrantsperfor……
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    同时实现了低成本、低功耗和高性能特性,Altera的MAXVCPLD是市场上价值比最高的器件。具有非易失体系结构,并且是市场上密度最大的CPLD,MAXV系列提供可靠的新特性,与竞争CPLD相比,总功耗降低了50%。5M40Z40325M80Z80645M160Z1601285M240Z2401925M570Z5704405M1270Z1,2709805M2210Z2,2101,700……
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    Abstract:Thisarticleshowsanexampleofimplementinga4-20mAor0-20mAcurrent-loopoutputusingavoltageoutputdigital-to-analogconverter(DAC)andaVtoIconverter.Maxim>AppNotes>A/DandD/ACONVERSION/SAMPLINGCIRCUITSAMPLIFIERANDCOMPARATORCIRCUITSSWITCHESANDMULTIPLEXERSKeywords:4-20mA,0-20mA,currentloop,currentlooptransmission,DAC,V/I,VtoI,converter,digitaltoMay31,2002analogconverterAPPLICATIONNOTE1085Selectable-RangeCurrentLoopAbstract:Thisarticleshowsanexampleofimplementinga4-20mAor0-20mAcurrent-loopoutputusingavoltageoutputdigital-to-analogconverter(DAC)andaVtoIconverter.Current-loopsignals,asopposedtovoltagesignals,arecommonlyusedinindustrialsystemsbecausetheyaremuchlesssubjecttonoiseandrelativelyindifferenttolinelength(becausethecurrentisunaffectedbylineresistance).ThecircuitofFigure1allowsdigitalselectionbetweenthetwostanda……
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    本文档讨论使用Altera28-nmStratix®V器件的管芯仪表功能(ODI)来验证和调试高速I/O。依据摩尔定律,I/O技术在速度和数据速率上每两到三年就会翻倍。随着I/O速度和数据速率的提高,出现了新的验证和测试难题。本白皮书阐述验证高速链路所面临的难题,以及Altera28-nmStratixVODI技术是怎样克服这些难题的,还将介绍ODI应用。采用StratixV管芯仪表克服高速I/O验证难题WP-01152-1.0白皮书本文档讨论使用Altera28-nmStratixV器件的管芯仪表功能(ODI)来验证和调试高速I/O。依据摩尔定律,I/O技术在速度和数据速率上每两到三年就会翻倍。随着I/O速度和数据速率的提高,出现了新的验证和测试难题。本白皮书阐述验证高速链路所面临的难题,以及Altera28-nmStratixVODI技术是怎样克服这些难题的,还将介绍ODI应用。引言单个芯片集成了越来越多的晶体管,每一芯片现在可以实现更多的功能,性能也越来越强。晶体管变得更小更快,逻辑门的速度也越来越快,开关速度不断提高……
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    时间: 2019-12-24 21:38
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    自从上个世纪80年代中期推出以来,在所有最终市场上,CPLD一直是设计工程师在控制通路应用上的最佳选择。考虑到目前对低成本和低功耗的迫切需求,本白皮书介绍Altera®MAX®VCPLD怎样为5种主要的控制通路应用提供解决方案。采用低成本、低功耗CPLD实现5种主要控制通路应用WP-01146-1.1白皮书自从上个世纪80年代中期推出以来,在所有最终市场上,CPLD一直是设计工程师在控制通路应用上的最佳选择。考虑到目前对低成本和低功耗的迫切需求,本白皮书介绍AlteraMAXVCPLD怎样为5种主要的控制通路应用提供解决方案。引言同时实现了低成本、低功耗和高性能特性,MAXVCPLD是市场上最有价值的器件。具有业界第一种基于LUT的非易失体系结构,并且是业界密度最大的CPLD,MAXV器件进一步提高了性能(高达247.5MHz),与竞争CPLD相比,总功耗降低了50%。通过这些特性,CPLD能够很好的用于以下应用:……
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    时间: 2019-12-24 21:38
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    设计下一代高端应用的两个主要需求是降低功耗和提高带宽。在多个市场领域,在相同的引脚布局中以相同甚至更低的功耗和成本实现更大的带宽已经成为全球发展趋势。互联网的趋势是移动,视频推动了带宽需求,带宽年增长率高达50%。目前正在向40G和100G系统迈进(即将出现400G),以支持不断增长的带宽需求。激烈的竞争促使价格降低。产品在体积上有很多限制,功耗预算的主要因素是散热解决方案,有时候这会导致电子产品的功耗成倍增加。下一代28-nm高端Altera®FPGA通过前沿的创新技术、集成技术以及低功耗技术,帮助您解决这些挑战。通过28-nmFPGA降低功耗,提高带宽WP-01148-1.0白皮书设计下一代高端应用的两个主要需求是降低功耗和提高带宽。在多个市场领域,在相同的引脚布局中以相同甚至更低的功耗和成本实现更大的带宽已经成为全球发展趋势。互联网的趋势是移动,视频推动了带宽需求,带宽年增长率高达50%。目前正在向40G和100G系统迈进(即将出现400G),以支持不断增长的带宽需求。激烈的竞争促使价格降低。产品在体积上有很多限制,功耗预算的主要因素是散热解决方案,有时候这会导致电子产品的功耗成倍增加。下一代28-nm高端AlteraFPGA通过前沿的创新技术、集成技术以及低功耗技术,帮助您解决这些挑战。引言设计下一代FPGA来满足目前对宽带和低功耗需求的难度越来越大。计划采用新FPGA系列以确保新器件能够满足各种市场领域目标应用的……
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    时间: 2019-12-24 21:38
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    近年来随着技术的进步,首次能够通过使用FPGA轻松实现高性能浮点信号处理。目前,几乎所有基于FPGA的信号处理都使用定点运算来实现。本白皮书介绍FPGA浮点技术现在不仅实用,而且,在一片FPGA上实现了每秒一兆浮点运算(teraFLOPS)。采用28-nmFPGA实现TeraFLOPSWP-01142-1.0白皮书近年来随着技术的进步,首次能够通过使用FPGA轻松实现高性能浮点信号处理。目前,几乎所有基于FPGA的信号处理都使用定点运算来实现。本白皮书介绍FPGA浮点技术现在不仅实用,而且,在一片FPGA上实现了每秒一兆浮点运算(teraFLOPS)。引言Altera28-nmStratixVFPGA系列实现了性能远远优于以前的定点和浮点数字信号处理(DSP)功能。FPGA一个关键特性是Altera新的精度可调DSP体系结构,高效的支持定点和浮点实现。但是,仅有FPGA资源和体系结构是不够的。Verilog和VHDL基本上还不足以支持浮点表征,目前也没有综合工具来支持浮点运算。此外,用于浮点处理器……
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