原创 FPGA设计的四种常用思想与技巧1

 

A 端口处输入数据流速率为 100Mbps，在第1 个缓冲周期 10ms 内，通过“输入数据选择单
元”，从 B1 到达 DPRAM1。B1 的数据速率也是 100Mbps，DPRAM1 要在 10ms 内写入 1Mb 数据。
同理，在第 2 个 10ms，数据流被切换到 DPRAM2，端口 B2 的数据速率也是 100Mbps，DPRAM2
在第 2 个 10ms 被写入 1Mb 数据。在第3 个 10ms，数据流又切换到 DPRAM1，DPRAM1 被写入
1Mb 数据。 
仔细分析就会发现到第3个缓冲周期时， 留给DPRAM1读取数据并送到“数据预处理模块1”
的时间一共是 20ms。有的工程师困惑于 DPRAM1 的读数时间为什么是 20ms，这个时间是这样
得来的：首先，在在第 2 个缓冲周期向 DPRAM2 写数据的 10ms 内，DPRAM1 可以进行读操作；
另外，在第 1 个缓冲周期的第 5ms 起(绝对时间为 5ms 时刻)，DPRAM1 就可以一边向 500K 以
后的地址写数据，一边从地址 0 读数，到达 10ms 时，DPRAM1 刚好写完了 1Mb 数据，并且读
了 500K 数据，这个缓冲时间内 DPRAM1 读了 5ms；在第 3 个缓冲周期的第 5ms 起(绝对时间
为 35ms 时刻)，同理可以一边向 500K 以后的地址写数据一边从地址0 读数，又读取了5 个
ms，所以截止 DPRAM1 第一个周期存入的数据被完全覆盖以前，DPRAM1 最多可以读取 20ms
时间，而所需读取的数据为 1Mb，所以端口 C1 的数据速率为：1Mb/20ms=50Mbps。因此，“数
据预处理模块 1”的最低数据吞吐能力也仅仅要求为 50Mbps。同理，“数据预处理模块 2”
的最低数据吞吐能力也仅仅要求为 50Mbps。换言之，通过乒乓操作，“数据预处理模块”
的时序压力减轻了，所要求的数据处理速率仅仅为输入数据速率的 1/2。 
通过乒乓操作实现低速模块处理高速数据的实质是： 通过 DPRAM 这种缓存单元实现了数据流
的串并转换，并行用“数据预处理模块 1”和“数据预处理模块 2”处理分流的数据，是面
积与速度互换原则的体现！ 
串并转换设计技巧 
串并转换是 FPGA 设计的一个重要技巧，它是数据流处理的常用手段，也是面积与速度互换
思想的直接体现。串并转换的实现方法多种多样，根据数据的排序和数量的要求，可以选用
寄存器、RAM 等实现。前面在乒乓操作的图例中，就是通过 DPRAM 实现了数据流的串并转换，
而且由于使用了 DPRAM，数据的缓冲区可以开得很大，对于数量比较小的设计可以采用寄存
器完成串并转换。如无特殊需求，应该用同步时序设计完成串并之间的转换。比如数据从串

行到并行，数据排列顺序是高位在前，可以用下面的编码实现： 
prl_temp<={prl_temp,srl_in}; 
其中，prl_temp 是并行输出缓存寄存器，srl_in 是串行数据输入。对于排列顺序有规定的
串并转换，可以用 case 语句判断实现。对于复杂的串并转换，还可以用状态机实现。串并
转换的方法比较简单，在此不必赘述。