原创 基于FPGA的多种分频设计与实现，Verilog硬件描述语言，FPGA，半整数分频器

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分频器是FPGA设计中使用频率非常高的基本单元之一。尽管目前在大部分设计中还广泛使用集成锁相环(如altera的PLL，Xilinx的DLL)来进行时钟的分频、倍频以及相移设计，但是，对于时钟要求不太严格的设计，通过自主设计进行时钟分频的实现方法仍然非常流行。首先这种方法可以节省锁相环资源，再者，这种方式只消耗不多的逻辑单元就可以达到对时钟操作的目的。

1 整数分频器的设计

1.1 偶数倍分频

偶数分频器的实现非常简单，通过计数器计数就完全可以实现。如进行N倍偶数分频，就可以通过由待分频的时钟触发计数器计数，当计数器从0计数到N／2-1时，输出时钟进行翻转，并给计数器一个复位信号，以使下一个时钟从零开始计数。以此循环，就可以实现任意的偶数分频。图1所示是占空比为1：1的36分频的仿真波形图。

奇数倍分频有两种实现方法，其中之一完全可以通过计数器来实现，如进行三分频，就可通过待分频时钟上升沿触发计数器来进行模三计数，当计数器计数到邻近值时进行两次翻转。比如可以在计数器计数到1时，输出时钟进行翻转，计数到2时再次进行翻转。这样，就在计数值邻近的1和2进行了两次翻转。如此便实现了三分频，其占空比为1／3或2／3。

占空比1／15的15分频设计的主要代码如下：

进行n+0.5分频一般需要对输入时钟先进行操作。其基本设计思想是：首先进行模n的计数，在计数到n-1时，将输出时钟赋为'1'，而当回到计数0时，又赋为0，这样，当计数值为n-1时，输出时钟才为1，因此，只要保持计数值n-1为半个输入时钟周期，即可实现n+0.5分频时钟。因此，保持n-1为半个时钟周期即是该设计的关键。从中可以发现，因为计数器是通过时钟上升沿计数，故可在计数为n-1时对计数触发时钟进行翻转，那么，时钟的下降沿就变成了上升沿。即在计数值为n-1期间的时钟下降沿变成了上升沿，也就是说，计数值n-1只保持了半个时钟周期。由于时钟翻转下降沿变成上升沿，因此，计数值变为0。所以，每产生一个n+0.5分频时钟的周期，触发时钟都要翻转一次。图4给出了通用的半整数分频器的电路原理图。

图5所示是一个分频系数为2.5的分频器电路，该电路是用FPGA来设计半整数分频器的。它由模3计数器、异或门和D触发器组成。图6是其仿真波形图。

任意整数带小数分频的基本原理是采用脉冲吞吐计数器和锁相环技术先设计两个不同分频比的整数分频器，然后通过控制单位时间内两种分频比出现的不同次数来获得所需要的小数分频值。若设计一个分频系数为10.1的分频器，即可以将分频器设计成9次10分频和1次11分频，这样，总的分频值为：

F=(9×10+1×11)／(9+1)=10.1

从这种实现方法的特点可以看出，由于分频器的分频值不断改变，分频后得到的信号抖动一般较大。当分频系数为N-0.5(N为整数)时，可控制扣除脉冲的时间，以使输出成为一个稳定的脉冲频率，而不是一次N分频，一次N-1分频。一般而言，这种分频由于分频输出的时钟脉冲抖动很大，故在设计中的使用已经非常少。但是，这也是可以实现的。

4 结束语

利用本文介绍的方法可在对时钟要求比较严格的FPGA系统中，用FPGA内嵌的锁相环资源来实现分频。该设计方法简单方便、节约资源、可移置性强、便于系统升级，因此，在时钟要求不太严格的系统中应用非常广泛，同时在以后的FPGA设计发展中也有很大的应用空间。