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用户1471583 2012-1-11 22:32: SOPC设计中多时钟域间的数据传递《转》; 1　引言　　可编程系统芯片SOPC的设计过程中经常会遇到如磁盘控制器、CD/DVD-ROM控制器、调制解调器、网络处理器等不同模块或系统间的数据传输。不同功 ...; 2356 4 0 4

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用户1471583 2012-1-11 22:30: FPGA异步时钟设计中的同步策略《转》; 1 引言　　基于FPGA的数字系统设计中大都推荐采用同步时序的设计，也就是单时钟系统。但是实际的工程中，纯粹单时钟系统设计的情况很少，特别是设计模 ...; 1462 4 0 4

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用户1471583 2012-1-11 22:20: MATLAB画双纵坐标; 具有两个纵坐标标度的图形在MATLAB中，如果需要绘制出具有不同纵坐标标度的两个图形，可以使用plotyy绘图函数。调用格式为： plotyy(x1,y1,x2,y2) 其 ...; 6402 3 0 3

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用户1471583 2009-9-16 10:58: 什么是TLB ?; TLB的基本概念：　　TLB：Translation lookaside buffer,即旁路转换缓冲，或称为页表缓冲；里面存放的是一些页表文件（虚拟地址到物理地址的转换表）。 ...; 2487 3 0 3

用户1471583 2009-7-26 15:52: Intel hex 文件格式（z）; Intel hex 文件常用来保存单片机或其他处理器的目标程序代码。它保存物理程序存储区中的目标代码映象。一般的编程器都支持这种格式。 Intel hex ...; 2495 3 0 3

用户1471583 2009-7-26 15:50: 关于QuartusII里面调用MATLAB里生成的mif文件的一些问题（转）; 最近做DDS正弦信号发生器，需要用到MATLAB生成一个正弦信号的ROM（MIF文件）。首先在MATLAB里面建立一个M-File，程序如下： depth=4096; ...; 5213 3 0 3

用户1471583 2009-7-25 14:22: 如何使用SignalTap II觀察reg與wire值? (SOC) (Verilog) (Quar; Abstract 撰寫Verilog時，雖然每個module都會先用ModelSim或Quartus II自帶的simulator仿真過，但真的將每個module合併時，一些不可預期的『run-time』問題可 ...; 2006 5 0 5

用户1471583 2009-7-25 14:19: hold/setup time; 建立时间：决定了触发器之间的组合逻辑的最大延迟保持时间：决定了触发器之间的组合逻辑的最小延迟只有满足了这两个条件触发器的值才会和你希望的一样 ...; 2627 3 0 3

用户1471583 2009-7-23 15:50: D/A电路设计流程（转）; 实在想不出来该用个什么题目了，当时受人之托，写了这点东西。我只是对cadence,synopsys的东西略知一二，所以当时只要是牵扯到eda tools的东西，偶就基 ...; 2616 4 0 4

用户1471583 2009-7-19 13:18: 按键消抖; 参考: 《单片机原理及接口技术》（李朝青）按键电路：常用的非编码键盘,每个键都是一个常开开关电路。按键消抖：通常的按键所用开关为 ...; 2274 9 0 9

用户1471583 2009-7-6 12:20: 一个intel员工写的 VHDL的FIFO程序; 懂FPGA VHDL 或者Verilog的仔细体会一下的他的数据有效位和数据的同步，收发数据，有效位与时钟的关系，有效位的触发。。。。。。。非常严谨的程序，仔细品 ...; 3785 5 3 8

用户1471583 2009-7-6 11:45: 一个可综合的Verilog 写的FIFO存储器; Synthesizable FIFO Model This example describes a synthesizable implementation of a FIFO. The FIFO depth and FIFO width in bits can be modified b ...; 3707 3 1 4

用户1471583 2009-7-6 11:38: 8*8位的fifo的vhdl源程序; library ieee; use ieee.std_logic_1164.all; entity fifo is generic( w: integer :=8; k: integer :=8 ); ...; 1945 4 0 4

用户1471583 2009-7-6 11:36: 异步FIFO及verilog原码_2; 两篇文章的原码 //----------------------STYLE #1-------------------------- module fifo1(rdata, wfull, rempty, wdata, winc, wclk, wrst_n,rinc, rclk ...; 3179 3 0 3

用户1471583 2009-7-6 11:20: 异步FIFO及verilog原码_1; 这几天看了Clifford E. Cummings的两篇大作《Simulation and Synthesis Techniques for Asynchronous FIFO Design》and 《Simulation and Synthesis Techniques ...; 2416 4 0 4

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