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用户393105
2008-4-26 10:53
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LVDS
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用户393105
2008-4-24 13:59
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扩展汉明码的verilog hdl 实现
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源代码: module mhammingd16(hamin,dataout,ce,de,inter); input hamin; output dataout; output ce; output de; output inter; reg ce; reg de; reg int ...
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