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用户431613 2015-10-27 22:01: 评论：@学习笔记博客中提到的“FPGA的系统架构组成和器件互联问题（博文精选）”; FPGA的系统架构组成和器件互联问题; 462 3 0 3

用户431613 2015-4-23 20:58: XILINX FPGA的时序约束总结; 在进行FPGA的设计时，经常会需要在综合、实现的阶段添加约束，以便能够控制综合、实现过程，使设计满足我们需要的运行速度、引脚位置等要求。通常的做法是 ...; 886 2 0 2

xilinx时序约束

用户431613 2015-4-13 14:16: 组合逻辑和时序逻辑; 通过前面各章的学习可知，Verilog HDL语言分为面向综合和面向仿真两大类语句，且可综合语句远少于仿真语句，读者可能会有可综合设计相对简单的感觉。然而事 ...; 587 2 0 2

组合逻辑和时序逻辑

用户431613 2015-4-4 15:05: 评论：@究其不明摒其不力：实践中的FPGA工程师博客中提到的“维护遗留代码（8）——当riple遇到ripple（行波时钟）”; 行波时钟和时钟使能; 888 3 0 3

用户431613 2015-4-4 14:46: 评论：@究其不明摒其不力：实践中的FPGA工程师博客中提到的“如何分析FPGA的片上资源使用情况”; Register Packing资源优化技术，时序逻辑和组合逻辑比率; 643 1 0 1

用户431613 2015-4-4 14:40: 评论：@究其不明摒其不力：实践中的FPGA工程师博客中提到的“维护遗留代码（4）——时序问题初露端倪”; 组合逻辑与时序逻辑的比例，时序约束; 636 2 0 2

用户431613 2015-4-4 10:17: 评论：@究其不明摒其不力：实践中的FPGA工程师博客中提到的“维护遗留代码（1）——从代码移交说起”; 版本管理，增量编译; 610 4 0 4

用户431613 2015-4-4 09:59: 时序约束的几种方法--手工转自riple的博客; 对自己的设计的实现方式越了解，对自己的设计的时序要求越了解，对目标器件的资源分布和结构越了解，对EDA工具执行约束的效果越了解，那么对设计的时序约束目 ...; 1138 1 0 1

fpga时序约束

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