标签: PCIE gen 4

随着 PCI Express 标准从第 4 代 (16.0 GT/s) 进化到第 5 代 (32.0 GT/s) ，其信号速率从 PCIe 4.0 的 16GT/s 提升到了 32GT/s ， PCIE 5.0 依然使用 128/130 编码方式， x16 带宽从 64GB/s 提升到了 128GB/s 。 经过 2010 ～ 2017 年间的沉寂后， PCI SIG 正加速其发展蓝图（来源： PCI SIG ） PCIe 4.0 和 5.0 的异同 除了带宽翻倍之外， PCIe 5.0 还带来了其他变化， 例如改变 电气设计以改善信号完整性，向后兼容 PCIe 等等。此外， PCIe 5.0 还设计了新标准，减少延迟， 并 降低长距离传输中的信号衰减。 PCIe 4.0 和 5.0 具备许多共同点 ： 两者均使用 NRZ 调变、 128B/130B 编码，相同的 2.5×10-13 BER 目标以及相同的连接器脚位排列。发射器使用相同的 FFE 方式，并具有 11 组接头预设 (P0-P10) 。 相较于 PCIe 4.0 使用的 2-pole 、 1-zero CTLE 响应， PCIe 5.0 使用 4-pole 、 2 - zero CTLE 滤波器响应。新的 CTLE 提供更大的弹性，以及从 -5 到 -15 dB 更深的增益范围。 PCIe 5.0 还增加了第三个参考接收器 （ DFE ）。 速率从 16GT/s 提升到 32GT/s 的最大困难，莫过于最大允许损耗从 30dB 增加到 37dB ；毫不意外的是， PCIe 5.0 通道要求也一并历经了重新定义，因此板卡机电 (CEM) 规格要求扩充卡只能采用表面黏着贴装连接器。工程师也因为资料速率加倍而面对各种新的验证挑战： 1. 克服更高的通道损耗及符号间干扰 2. 设计能在更加受限的环境中，以较小边际运作的组件及平台 3. 同时在物理层和通讯协议层进行除错 发送、接收端测试规范 发送端的测项包含： 1. T x Signal Quality Test 2. T x Preset Test 3. T x LEQ Test 4. T x Initial TXEQ Test 5. Lane Margining Test 6. PLL Test 7. CLK Test *System T x Diagrams* *AIC T x Diagrams* 接收端的测项包含： 1. RX BERT Test 2. RX LEQ Test