标签: ep3c25f324

20．为什么提示的最大最小距离不随走线的长度变化而改变？ 　　我们在定义了最长最短走线的规则之后，在布线时会有数字显示，随时告诉你如果按当前走向布线会离所定义的规则有多大的偏差。一般在规则长度以内的用绿色字体显示，超过了或长度不够会有红色字体显示，并用＋/—提示偏差量。但是这个提示的偏差量并不是简单的随你走线的长度变化而变化。它是根据你的布线方向，软件自动计算按此方向走线的长度与规定长度的比较，如果变换走线方向，它也会重新计算。   21怎么铺设Plane层？铺好后怎么修改？ 　　 铺铜这一步骤一定要在Allegro中进行，Add－shapes－Solid Fill，同时注意在Control工具栏中Active Class选Etch，Subclass选所要铺设的Plane层，如VCC或者GND。然后即可画外框，注意离outline有20 Mil左右的间距。Done之后会进入铺铜的操作界面，选Edit－Change net（by name）给Plane层命名。在shape—parameters确定是否使用了Anti Pad和Thermal relief，接着选Void－Auto，软件会自动检测Thermal relief，完成之后会有log汇报，如果没有任何错误既可铺设shape，shape－Fill 。如果铺好之后又有过孔的改动，需要重新铺铜，则应选Edit－shape，点在shape上，然后右击鼠标选done，这样就会自动将连接在shape上的Thermal relief删除，不能硬删铺铜的shape层，否则那些Thermal relief将遗留在Plane层上。 22．怎么定义thermal-relief 中过孔与shape连线的线宽？         在Allegro的Setup－constraints里的set standard values中可定义每一层走线的宽度，比如，可以定义VCC和GND的线宽为10 Mil。在铺铜时注意shape－parameters里一些线宽的定义是否设置成DRC Value。 23．如何优化布线而且不改变布线的总体形状？ 　　布线完成之后，需要对其进行优化，一般采用系统自动优化，主要是将直角变为45度，以及线条的光滑性。Route－gloss－parameters，在出现的列表中，选Line smoothing，进行Gloss即可，但有时布线中为了保证走线距离相等，故意走成一些弯曲的线，优化时，点击Line Smoothing左边的方块，只选择convert 90’s to 45’s ，把其他的勾都去掉，这样进行优化时就不会将设计者故意弯曲的走线拉直或变形。 24．如何添加泪滴形焊盘以及加了之后如何删除？ 　　在优化的parameters选项中只选择倒数第二个，Pad And T Connection Fillet ，并去掉其中的Pin选项，进行优化即可。想要删除的话，则只选Line smoothing中的dangling Lines进行优化。注意：如无特殊要求，现在我们不再进行此项优化。 25．布线完成之后如果需要改动封装库该如何处理？ 0 n! s. h# P( K 在器件摆放结束后，如果封装库有改动，可以Place－update symbols，如果是pad有变化，注意要在update symbol padstacks前打勾。布线完成之后尽量避免封装库的改动，因为如果update，连接在Pin上的连线会随Symbol一起移动，从而导致许多连线的丢失，具体解决办法有待于研究。 1 G' c+ {5 e( | s2 d- |. f , 8 a9 P# h8 f* K$ b 30．生成Gerber file要哪些文件？如何产生？ 在PCB 布线完成以后，所做的最后一项工作就是产生生产厂家所需要的光绘文件，具体步骤在Allegro工具下完成。在Manufacture 菜单下点击Artwork 选项， 则出现一个artwork control form窗口。所提供的光绘文件除了包括已产生的TOP, GND, S1, S2, VCC, BOTTOM6层,还应包括silkscreen_top, silkscreen_botom, soldermask_top, soldermask_bottom, pastemask_top, pastemask_bottom, drill drawing file, 及drill hole。我们以制作Silkscreen的top层为例。 * ^5 _$ s- [8 X1 i8 }! L1 S* [ 1） 在Allegro窗口中，点击color 图标，在产生的窗口中，global visibility 选择 % q" T; w  Y' x all invisibility， 关掉所有的显示。 9 x0 \5 R0 G6 e$ V7 c% k3 l 2）  在group 选择Geometry. 然后选中所有的subclass(Board_Geometry , package 9 R9 V$ i% Q$ z; [* W  Z5 w |! U Geometry)下的silkscreen_top 。 " g8 G; P w3 B* o; } 3） 同样在Group/ manufacture 中选择Autosilk_top 。 在Group/components ，subclass  REF DES 中选择 silkscreen。 - R. a8 X0 X w# O1 O0 @ 4）  选择OK按钮 ，则在Allegro窗口中出现 silkscreen_top层 。 % J/ n9 r" a0 Q8 y 5）  在artwork control form 窗口，右键点击Bottom ，在下拉菜单中选择add ,   则在出现的窗口中输入：silkscreen_top, 点击O.K ， 则在avilibity films 中出现了新加的silkscreen_top。 . o$ a; i5 P( T" F+ U' T% A, H     注意：在FILM opition选中Use Aperure Rotation, 在Underined line width 中填写5（或10） ，来定义还没有线宽尺寸的线的宽度。 : a- q% P( ~$ ?2 A% R! [ 按照上面的步骤，产生silkscreen_bottom层。soldermask_top和 soldermask_bottom 层分别在 ：  Gemoetry 组和  Stackup 组（选择PIN 和VIA子集）；Pastemask_top 和Pastemask_bottom 分别在Stackup组（选择PIN 和VIA子集）；DrillDraw 包括Group组/Board Geometry中的outline、Dimension 和Manufacturing 中的 Ncdrill_Legend。这样，按照上面的步骤，分别添加上述各层。然后在  Artwork control form 窗口中 ，点击Select All   选中所有层 ， 再点击 Apertures….按钮， 出现一新的窗口EditAperture Wheels, 点击EDIT， 在新出现的窗口中点击AUTO按钮，选择with rotation， 则自动产生一些Aperture文件。然后点击O.K。在 Artwork control form 中点击 Creatartwork , 则产生了13个art文件。 回到 Allegro 窗口， 在 Manufacture  菜单下点击NC 选项中的Drill tape 菜单 ，产生一个*.tap 文件。到此，就产生了所有的14个光绘文件。 31．如何调看光绘文件？及如何制作Negtive的Plane层光绘文件？ 1 ?# F5 I% N, o  p" v- f 新建一个空白layout文件，File－import－Artwork，然后就可以在browse中选择*.art文件，Manual中选gerber 6×00。注意不要点OK，点击Load File。在调用Soldermask 时要在display pad targets前打勾。 调用silkscreen层时，可能会发现没有器件名标志。这是因为在上面制作光绘文件时，Underined line width没有定义宽度，而在以前制作封装库时，silk_screen层时标注的Ref也没有定义宽度，则在调用时会不显示。另外如果想制作Negtive的光绘文件。在制作光绘文件时，Gnd和Vcc层的Plot mode选为Negative就行。     更多文章请访问： 我的博客： http://bbs.ednchina.com/BLOG_liangziusb_440752.HTM 我的淘宝店铺： http://shop64171919.taobao.com 我的实体店铺：北京新中发电子市场2557号 良子.2012年.    承接USB开发工程 QQ：2687652834    392425239  

1． 怎样建立自己的元件库？     建立了一个新的project后，画原理图的第一步就是先建立自己所需要的库，所采用的工具就是part developer. 首先在建立一个存放元件库的目录（如mylib），然后用写字板打开cds.lib，定义： Define mylib d:\board\mylib(目录所在路径). 这样就建立了自己的库。在Concept_HDL的component－add，点击search stack，可以加入该库。 6 _4 n1 d7 b" Q$ I 2． 保存时Save view和Save all view 以及选择Change directory 和不选择的区别？ ; l+ Z0 k+ q; z: B 建立好一个元件库时，首先要先保存，保存尽量选择 save view。在concept-HDL中，我们用鼠标左键直接点击器件后，便可以对器件的外形尺寸进行修改，这时如果你再进入part developer做一些修改后，如果选择save all view会回到原来的外形尺寸，而选save 会保留改动后的外形。     3． 如何建part库，怎么改变symbol中pin脚的位置？     在project manager中tools/part developer可建立，选择库并定义part name，在symbol中add symbol，package中add package/addpin，依次输入pin： " 2 Y8 H7 z 在allegro下面的空白框内，紧接着command提示符，打入alias F4(快捷键) room out（命令）。或者在Cadence 安装目录/share/pcb/text里有个env文件，用写字板打开，找到Alias定义的部分，进行手动修改既可。 - ]7 / W) T 16．为什么在Allegro中画线不能走45度角？ , b3 ]* m2 v1 v6 k5 M4 C; w 在control控制栏的line lock中，可将90改为45，如果想画弧线，可以将line改为Arc。 , D* v j' z3 X. }# m 8 m8 b0 d7 ~" S) J. h 17．如何在CCT中定义走线最大最小距离？ 5 w4 g2 q: M- V' e% A4 G; s 同上面定义间距的方法类似，在选中所要定义的线之后，rules－selected net－timing，则可以在minimum length和maximum length中定义走线的最长最短长度限制，也可以用时间延迟为限制来定义。还有一种方法就是在Specctra Quest中提取某一根信号线的拓补结构作为模型，在里面定义各段导线的长度限制，然后生成rule文件，可以约束相同类型信号线的走线。 ~5 w' R* e  G* m) q6 l( i5 |( Q5 g 18．在CCT中如何进行一些保存读盘操作（颜色设置、规则保存）？ 7 h+ l! r* Q# }9 ^5 L6 ] 在Specctra里，可用file－write－session来保存当前布线，用file－write－rules did files来保存规则文件，调用时均使用file－execute do file,然后打需要调用的存盘文件，如Initial.ses或rules.rul 。在color palette中使用write colormap和来load colormap来保存和读取颜色设置。 6 i3 O- Y) u! R" _ 19．在CCT中怎么大致定义自动打孔的位置，怎么打一排过孔及定义其排列形状？ CCT中有自动打过孔的功能，在Autoroute－Pre Route－Fanout 。可以指定过孔的方向，比如想把过孔都打在Pad的内部，则可以在location中选inside。其中也可以定义一些其他限制。另外有时我们可以选择一组线进行平行走线，这时就可能同时打一排过孔，右击鼠标选择set via pattern，可选择其排列形状。在窗口的右下方也有快捷按钮可以选择。 ; x4 G: }7 a' D) \ 1 a* H- ~1 {4 r 更多文章请访问： 我的博客： http://bbs.ednchina.com/BLOG_liangziusb_440752.HTM 我的淘宝店铺： http://shop64171919.taobao.com 我的实体店铺：北京新中发电子市场2557号 良子.2012年    承接USB开发工程 QQ：2687652834    392425239  

  这次选择的DDR2存储器棵粒是现代的，型号为HY5PS1G1631C，结构为64M＊16，很适合我的项目需求。附件1是数据手册，供参考。  　　其实选择哪个公司的存储器并不重要，因为都是标准产品，所以相差也不会太大。主要的是封装，DDR1还是TSSOP封装，自己还可以焊接；DDR2标准已经变了，全是BGA封装了。这一点是主要的了。棵粒HY5PS1G1631C外观下如下， 下面是EP3C25F324与DDR2相连的几组管脚，在设计时都需要仔细考虑。 1、数据线（DQ，data）。数据线是双向的，简称DQ线。从FPGA的方向看，向存储器写数据称之为D；从存储器读数据称之为Q，两者合在一起就是DQ了。EP3C25F324支持双向的数据通道路，DDR2的DQ线一定要连接到EP3C25F324的DQ引脚上。 2、数据选通线（DQS，data strobe）。在Cyclone III系列中（以下简称C3），DQS信号在向DDR2写数据的过程中，并没有实际使用，即使是这样，在硬件上也必须将两者的DQS线连接在一起。DQS信号是由PHY内部产生的。（此处需要查证） 　　EP3C25F324共有四个组（BANK），分为上下左右四个，每个组都支持DQ和DQS信号。具体是每个组支持2个X8的DQ信号，只支持1组X16的DQ信号，这个在设计的时候需要注意。 3、时钟线（CK，CK#）。差分时钟信号用来捕获地址和命令信号。在设计时，一定要将差分时钟信号固定在差分I/O引脚上（differential I/O），不能放在DQ引脚上。 4、命令线（command signals）。DDR2的命令线比较简单，可以绑定在任何一个用户I/O上。 5、地址线（address signals）。DDR2的地址线比较简单，可以绑定在任何一个用户I/O上。   更多文章请访问： 我的博客1: http://bbs.ednchina.com/BLOG_liangziusb_440752.HTM 我的博客2:   http://www.eefocus.com/liangziusb/blog/ EDN小组 http://group.ednchina.com/GROUP_GRO_14600_3466.HTM LZ3684 USB2.0开发板(CY7C68013A)， 请访问我的淘宝http://shop64171919.taobao.com LZ3014 USB3.0开发板(CYUSB3014)，请访问我的淘宝http://shop64171919.taobao.com 实体店铺：北京新中发电子市场2557号   良子.2012年 沈阳市东陵区白塔街龙盛家园 欢迎交流：liangziusb@163.com QQ：2687652834

  2012年不知不觉已经来了。 　　最近搞了一批ALTERA的FPGA，型号是EP3C25F324，看数据手册，觉得资源还可以，至少做一个NIOS系统是没有问题的。软件选择的是Cadence，我手上的版本是16.3，做这个项目的目的很简单，就是通过这个实例，将这些EP3C25F324利用上，要不这些东西留在手中也没有什么价值。 　　在项目实际开始之前，有几点情况要说明一下： 1、项目所有设计文件完全开源，会全部公布在我的博客上，当然在21ic论坛中也会有说明。 2、欢迎有兴趣的朋友加入，提出宝贵意见，待整个项目完成之后，会考虑拿出一部分板子送给有贡献的网友（当然是有条件的了）。 3、设计文件完成之后，PCB的加工由我负责，焊接也由我完成，有兴趣的网友可以完成测试等工作。 一、　　言归正传。 1、在设计原理图前，要先建立自己的封装库，名字是mylib_liangzisub。在实际操作之前，先到ALTERA网站上下载关于EP3C25F324的原理图符号和PCB封装图，具体的网址是：http://www.altera.com.cn/download/board-layout-test/pcb/pcb-cadence.html，如下图，下载这两个文件，以备后用。 2、启动OrCAD Capture CIS，打开刚才从网上下载的文件EP3C25.OLB，如下，（将网上下载的两个文件拷贝到D盘目录下cadence_ep3c25f324_linagziusb）  3、新建一个自己的元件库文件。选择File-New-Library，如下图， 4、系统默认的库文件名为library1.olb，如上图。现在需要将这个库文件改个有意义的名字。右键单击library1.olb，弹出如下的快捷菜单， 5、选择Save As，在随后的对话框中确定两项，一是库文件的名字是mylib_liangzisub，二是库文件要放在D盘的目录cadence_ep3c25f324_linagziusb中，以方便接下来的操作，如下， 6、修改完这两项保存后，画面如下， 7、将库文件EP3C25.OLB中的EP3C25F324拖到自己的库文件MYLIB_LIANGZIUSB.OLB中，完成后如下， 　　至此，EP3C25F324的元件符号已经有了，网上下载的那个库文件也可以扔在一边了。 待续，，，，，，，， 更多文章请访问： 我的博客1: http://bbs.ednchina.com/BLOG_liangziusb_440752.HTM 我的博客2:   http://www.eefocus.com/liangziusb/blog/ EDN小组 http://group.ednchina.com/GROUP_GRO_14600_3466.HTM LZ3684 USB2.0开发板(CY7C68013A)， 请访问我的淘宝http://shop64171919.taobao.com LZ3014 USB3.0开发板(CYUSB3014)，请访问我的淘宝http://shop64171919.taobao.com 实体店铺：北京新中发电子市场2557号   良子.2012年 沈阳市东陵区白塔街龙盛家园 欢迎交流：liangziusb@163.com QQ：2687652834

　　2012年不知不觉已经来了。各位网友，大家新年好哇！　　 　　最近搞了一批ALTERA的FPGA，型号是EP3C25F324，看数据手册，觉得资源还可以，至少做一个NIOS系统是没有问题的。软件选择的是Cadence，我手上的版本是16.3，做这个项目的目的很简单，就是通过这个实例，将这些EP3C25F324利用上，要不这些东西留在手中也没有什么价值。 　　在项目实际开始之前，有几点情况要说明一下： 1、项目所有设计文件完全开源，会全部公布在我的博客上，当然在21ic论坛中也会有说明。 2、欢迎有兴趣的朋友加入，提出宝贵意见，待整个项目完成之后，会考虑拿出一部分板子送给有贡献的网友（当然是有条件的了）。 3、设计文件完成之后，PCB的加工由我负责，焊接也由我完成，有兴趣的网友可以完成测试等工作。 4、项目还在设计之中，还刚刚开始，欢迎有兴趣的朋友加入（可以QQ联系） 5、项目会分两期。第一期是基于EP3C25F324＋DDR1＋SRAM；第二期是基于EC4C＋DDR2＋其它，当然具体的还在考虑之中。 6、项目全部开源，PCB设计软件用的是CADENCE，具体每一个过程会记录在我的博客上和中国电子开发网上。 7、年前会完成原理图设计，年后加工PCB。   更多文章请访问： 我的博客1: http://bbs.ednchina.com/BLOG_liangziusb_440752.HTM 我的博客2:   http://www.eefocus.com/liangziusb/blog/ EDN小组 http://group.ednchina.com/GROUP_GRO_14600_3466.HTM LZ3684 USB2.0开发板(CY7C68013A)， 请访问我的淘宝http://shop64171919.taobao.com LZ3014 USB3.0开发板(CYUSB3014)，请访问我的淘宝http://shop64171919.taobao.com 实体店铺：北京新中发电子市场2557号   良子.2012年 沈阳市东陵区白塔街龙盛家园 欢迎交流：liangziusb@163.com QQ：2687652834