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概述 本文主要记录在实际使用FPGA的LVDS模块初始阶段时候遇到的问题，这些问题都是些非典型问题。 C10器件LVDS-RX对接M10器件LVDS-TX遇到的问题 因为板子上有一片C10和一片M10器件，而且电路设计的时候安排了两个器件之间的LVDS接口连接。所以在C10与ADC对接之前，首先在C10与M10之间进行LVDS接口调试，这样可以将C10的LVDS-RX移植到与ADC采样数据的接口。 由于M10与FPGA之间并未安排随路时钟，所以打算使用FPGA的系统时钟来作为LVDS-RX的参考输入时钟。直接例化LVDS-RX后编译的时候遇到问题，在Fit的时候会出现如下所示的报错信息： Error ( 14566 ): The Fitter cannot place 1 periphery component (s) due to conflicts with existing constraints ( 1 LVDS_CLOCK_TREE(s) ). Fix the errors described in the submessages, and then rerun the Fitter. The Intel FPGA Knowledge Database may also contain articles with information on how to resolve this periphery placement failure. Review the errors and then visit the Knowledge Database at https: //www.intel.com/content/www/us/en/support/programmable/kdb-filter.html and search for this specific error message number. Error ( 175020 ): The Fitter cannot place logic LVDS_CLOCK_TREE that is part of LVDS SERDES Intel FPGA IP LVDS_1Ch6B_RX_altera_lvds_2001_3ymtrna in region ( 38 , 32 ) to ( 38 , 32 ), to which it is constrained, because there are no valid locations in the region for logic of this type. Info ( 14596 ): Information about the failing component (s) : Info ( 175028 ): The LVDS_CLOCK_TREE name (s) : u_LVDS_RX_Test|LVDS_1Ch6B_RX_inst|lvds_0|core|arch_inst|default_lvds_clock_tree.lvds_clock_tree_inst Error ( 16234 ) : No legal location could be found out of 2 considered location (s) . Reasons why each location could not be used are summarized below: Info ( 175013 ): The LVDS_CLOCK_TREE is constrained to the region ( 38 , 32 ) to ( 38 , 32 ) due to related logic Info ( 175015 ) : The I/O pad clkin is constrained to the location PIN_AA18 due to: User Location Constraints (PIN_AA18) File: E:/won/CSEP/C10GX_AD9633/src/C10GX_AD9633.vhd Line: 19 Info ( 14709 ): The constrained I/O pad drives a IOPLL, which drives this LVDS_CLOCK_TREE Error ( 175006 ) : There is no routing connectivity between the LVDS_CLOCK_TREE and destination LVDS_CHANNEL Info ( 175027 ) : Destination: LVDS_CHANNEL u_LVDS_RX_Test|LVDS_1Ch6B_RX_inst|lvds_0|core|arch_inst|channels .rx_non_dpa.serdes_dpa_inst~CHANNEL Info ( 175015 ) : The I/O pad M10_TO_C10_LVDS_RX is constrained to the location PIN_P3 due to: User Location Constraints (PIN_P3) File: E:/won/CSEP/C10GX_AD9633/src/C10GX_AD9633.vhd Line: 29 Info ( 14709 ): The constrained I/O pad is contained within a pin, which is contained within this LVDS_CHANNEL Error ( 175022 ) : The LVDS_CLOCK_TREE could not be placed in any location to satisfy its connectivity requirements Info ( 175021 ) : The destination LVDS_CHANNEL was placed in location LVDS_CHANNEL containing P3 Info ( 175029 ) : 2 locations affected Info ( 175029 ) : LVDSCLOCKTREE_X38_Y32_N4 Info ( 175029 ) : LVDSCLOCKTREE_X38_Y32_N5 Error ( 15307 ) : Cannot apply project assignments to the design due to illegal or conflicting assignments. Refer to the other messages for corrective action. Error ( 16297 ): An error has occurred while trying to initialize the plan stage. Error: Quartus Prime Fitter was unsuccessful. 7 errors, 2 warnings Error: Peak virtual memory: 1397 megabytes Error: Processing ended: Mon Jul 29 17 : 45 : 25 2024 Error: Elapsed time: 00 : 00 :09 Error: System process ID: 12428 后来检查发现该时钟输入引脚与LVDS-RX的引脚位于FPGA的不同bank，如图1所示，所以LVDS-RX例化时需要打开external PLL选项，如图2所示。 图1：LVDS-RX引脚与其参数输入时钟引脚位于FPGA的不同BANK 图2：LVDS-RX例化时PLL设置 如图2所示，LVDS模块例化的时候可以选择使用外部PLL。但是在设计C10与M10之间的LVDS通信的时候，即便因为上述原因使用外部PLL，依然未成功，因为FPGA主时钟输入I/O标准是单端的LVCMOS，LVDS模块似乎仅支持LVDS差分标准。 由于这对C10与M10之间的LVDS差分对正好与ADC差分对接入同一个FPGA的bank，所以在例化的时候，将LVDS-RX的参考输入时钟直接接入ADC的FCO，这样就成功了，可以实现M10串行发送，而C10进行串行接收。 根据正常理解，LVDS数据线可以与参考时钟位于不同的BANK，只是此时必须使用外部PLL形式。上述示例并未验证是否可行，因为如图1所示的不同bank的时钟是单端输入，应该是无法直接用作LVDS的参考时钟。另外，也尝试进行PLL级联，即在例化LVDS模块的时候，并未选择图2中“Use external PLL”，LVDS模块直接内置PLL，外部再例化一个PLL使用该单端时钟，再使用PLL的输出时钟来作为LVDS的参考时钟，但是这样使用并未获得通过，在编译的时候会出现下述报错信息。 Error ( 18694 ): The reference clock on PLL "u_LVDS_RX_Test|LVDS_1Ch10B_RX_inst|lvds_0|core|arch_inst|internal_pll.pll_inst|altera_lvds_core20_iopll" , which feeds an Altera LVDS SERDES IP instance, is not driven by a dedicated reference clock pin from the same bank. Use a dedicated reference clock pin to guarantee meeting the LVDS SERDES IP max data rate specification. Error: Failed to synthesize partition Error: Quartus Prime Synthesis was unsuccessful. 2 errors, 22 warnings Error: Peak virtual memory: 726 megabytes Error: Processing ended: Mon Jul 29 15 : 20 : 58 2024 Error: Elapsed time: 00 : 00 : 39 Error: System process ID: 4044 参考 LVDS SERDES Intel FPGA IP User Guide: Intel Arria 10 and Intel Cyclone 10 Devvices.

    Odyssey Max 10 IOT Evaluation Kit 是来自世界著名分销商品牌 Macnica 的一款开发套件，我从同事手上拿到了这个开发套件，终于见识到传说中的 MAX 10 ，这是 Altera 公司最新的第十代 FPGA 产品， Max 10 具有非易失性，内部集成双配置闪存，模拟 ADC ，内部振荡器， NIOS II 软核， DSP 模块， PLL ，外部存储器接口等功能，现在的芯片集成度越来越高，也许未来都不需要设计 PCB ，只要芯片 +sensor 就可以完成设计。     Odyssey Max 10 IOT Evaluation Kit 抓住了一个很时髦的概念 IOT （ Internet of things ）万物皆互联，的确我们身处工业 4.0 时代。 Odyssey Max 10构成 Odyssey Max 10 系统框图 Odyssey Max 10 刚拿到手的时候超乎我的想象，它是如此之小，果然如 Altera 宣传的那样，减小电路板面积（达到 50% ）。 Odyssey Max 10 采用的部分电源芯片是 Altera 自家的 Enpirion ， Enpirion 是业界第一款具有集成电感的电源芯片系统（ PowerSOC ） DC-DC 转换器系列产品。 Enpirion 特性 功率密度最大，外形封装最小 高效和热性能 组件数量最少，可靠性更高 使用方便的设计，产品快速面试 采用 PowerPlay 早期功耗估算器工具，自动选择最优 Enpirion 产品 从特性来看， Enpirion 还是很有竞争力的。   PS ：大概半年多没有 updata 自己的博客了，去年年底离开了上家从事北斗行业的公司，进入了一家分销商企业，开始了全新职业 FAE 。毕业做了两年 RD 一个偶然的契机得到了一份 FAE 的 offer ，目前工作了一个多月，这份工作让我对 FAE 有了一个全新的认识。

上一次玩NIOS的时候Quartus还是版本6，那也是刚开始接触FPGA的时候。所以到现在，所有和NIOS相关的东西全忘光了，这次就借Altera MAX 10这块评估套件重新来过吧。   1. 自定义一个LCD的控制模块 LCD是一块分辨率为480x320，由ILI9488控制的TFT屏，采用的8位并行接口。为了和NIOS接合起来，LCD控制模块需要一个Slave Avalon-MM接口，模块的另一边接ILI9488。模块需要完成的功能就是做一个Slave Avalon-MM和ILI9488控制接口的转换。   2. 构建基本的NIOS系统，加上LCD的控制模块 在Qsys中添加NIOS软核、片上RAM和自定义的LCD控制模块。     3. 综合、布局布线 把Qsys例化到顶层文件，引出PIN，添加位置约束、时序约束。加上SignalTap，方便调试。然后综合、布局布线、生成sof文件。 由于加上了SignalTap导致资源占了接近一半。时序飘红的地方可以忽略。   4. NIOS软件搞起 软件部分直接移植的LCD的参考代码。   5. 演示 下载sof，调试elf，SignalTap抓波。由于只是单纯的Slave Avalon-MM转并行串，没有做任何加速，所以显示的刷新速度相当的慢，这个以后再说。