标签: 脉冲吞没式分频器

脉冲吞没式分频器 脉冲吞没式分频器（即预分频为 P/P+1 ），有优点， 在于它不损耗分辨率 针对我们的普通 PLL 器件是工作在数百兆的频率的，因为 CMOS 工艺的原因。 而我们往往需要处理的上 GHz 级别的信号，所以需要预分频。 而如果在 PLL 前面加上一个预分频是否就能解决这个问题呢？   当然可以，但是会有一个新的问题。 举个栗子，我们需要处理的信号为 2GHz ， CMOS PLL 只能处理 300MHz ，这时我们在它前面加一个 8 分频的预分频器， CMOS PLL 看到的频率就只有 250MHz ，完全可以了。 好了，新的问题来了。 我的 CMOS PLL 里面需要有 N 分频吧（不然怎么锁定在特定频率？），假设我们先设定为 25 分频。 这时我们的 总分频比为 8*25 = 200 问题在于， 如果想要 201 分频比怎么办？我们发现我们只能 8 分频来递增。。。 貌似变不出来也？ Bingo ，这就是新问题了。 这个时候就需要脉冲吞没分频器（ P/P+1 ）     但是这玩意不是没有缺点的，下图为 ADF4106 的截图，表示有几个限制 1.       N  =  P*(P-1)  1 2.       B  =  A       2 3.       预分频比不能太小，因为后级的 CMOS 计数器处理能力有限，比如 ADF4106 就要求预分频后频率小于 325MHz 。以为着 Fout/P = 325MHz    3   1 带来的问题是， N 不能太小，最小最小不能小于 56 （针对 ADF4106 如此） 其中 2 和 3 可能带来的问题是，没办法连续扫频，即分频比不能连续，中间会有空档。（貌似 P/P+1 分频器没能彻底解掉让它诞生的问题啊）   先来公式推导，因为 N 是整数，要做到连续，条件很容易，只要 N = Nnext -1 即可   首先看看， N 要怎么递增？ N = B*P+A 可以看到 N 要连续变化的话，必须是 A 来递增，因为 B 递增 1 时， N 要增加 P 而非 1   因为需要特别针对不连续点，我们需要关注 A 为最大值时候的情况（ A 没有最大时， N 的步进肯定连续） N = B*P + Amax 而下一个 N ， A 必然变为最小值， B 则 +1 Nnext = （ B+1 ） *P +Amin   因为 2 的限制，上式变为 A 不能大于 B N = B*P + B A 最小为 0 Nnext = （ B+1 ） *P   联立 N = B*P + B Nnext = （ B+1 ） *P N = Nnext -1 最后得到 B P-1   举个栗子，假设 P = 32 ， B = 15 ， A = 15 ，这时 N = 495 ，当 B 变为 16 ， A 变为 0 时， N 为 512 ，明显与 495 不连续。   所以我们需要尽量调小 P ，但是 P 又不能太小。太小的话， CMOS 计数器看到的频率太高，扛不住   其实这些最终会影响我们最高鉴相频率 比如，我要锁相在 4000MHz ，那么处于预分频后级的 CMOS 计数器最高工作频率考虑（ 300MHz ），我的 P 至少要为 16 ，那么 B 至少要大于 15 ， A 最小为 0 ，这样的话， N 分频最小为 15*16 = 240 ，我的鉴相频率就不能高于 4000/240 = 16.67MHz ，如果这时我们想用高 PDF 保证 PN ，就不能连续   总结， N 分频的连续性与 PDF 有时候是矛盾的