原创 锁相环典范 ADF4106 Datasheet 研究 ———— 脉冲吞没式计数器

脉冲吞没式分频器

脉冲吞没式分频器（即预分频为P/P+1），有优点，在于它不损耗分辨率

针对我们的普通PLL器件是工作在数百兆的频率的，因为CMOS工艺的原因。

而我们往往需要处理的上GHz级别的信号，所以需要预分频。

而如果在PLL前面加上一个预分频是否就能解决这个问题呢？

当然可以，但是会有一个新的问题。

举个栗子，我们需要处理的信号为2GHz，CMOS PLL只能处理300MHz，这时我们在它前面加一个8分频的预分频器，CMOS PLL看到的频率就只有250MHz，完全可以了。

好了，新的问题来了。

我的CMOS PLL里面需要有N分频吧（不然怎么锁定在特定频率？），假设我们先设定为25分频。

这时我们的总分频比为8*25 = 200

问题在于，如果想要201分频比怎么办？我们发现我们只能8分频来递增。。。

貌似变不出来也？

Bingo，这就是新问题了。

这个时候就需要脉冲吞没分频器（P/P+1）

但是这玩意不是没有缺点的，下图为ADF4106的截图，表示有几个限制

1.      N  >=  P*(P-1)  1

2.      B  >=  A       2

3.      预分频比不能太小，因为后级的CMOS计数器处理能力有限，比如ADF4106就要求预分频后频率小于325MHz。以为着Fout/P <= 325MHz    3

1带来的问题是，N不能太小，最小最小不能小于56（针对ADF4106如此）

其中2和3可能带来的问题是，没办法连续扫频，即分频比不能连续，中间会有空档。（貌似P/P+1分频器没能彻底解掉让它诞生的问题啊）

先来公式推导，因为N是整数，要做到连续，条件很容易，只要N >= Nnext -1即可

首先看看，N要怎么递增？

N = B*P+A

可以看到N要连续变化的话，必须是A来递增，因为B递增1时，N要增加P而非1

因为需要特别针对不连续点，我们需要关注A为最大值时候的情况（A没有最大时，N的步进肯定连续）

N = B*P + Amax

而下一个N，A必然变为最小值，B则+1

Nnext = （B+1）*P +Amin

因为2的限制，上式变为

A不能大于B

N = B*P + B

A最小为0

Nnext = （B+1）*P

联立

N = B*P + B

Nnext = （B+1）*P

N >= Nnext -1

最后得到B > P-1

举个栗子，假设P = 32，B = 15，A = 15，这时N = 495，当B变为16，A变为0时，N为512，明显与495不连续。

所以我们需要尽量调小P，但是P又不能太小。太小的话，CMOS计数器看到的频率太高，扛不住

其实这些最终会影响我们最高鉴相频率

比如，我要锁相在4000MHz，那么处于预分频后级的CMOS计数器最高工作频率考虑（300MHz），我的P至少要为16，那么B至少要大于15，A最小为0，这样的话，N分频最小为15*16 = 240，我的鉴相频率就不能高于 4000/240 = 16.67MHz，如果这时我们想用高PDF保证PN，就不能连续

总结，N分频的连续性与PDF有时候是矛盾的