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时间: 2019-12-25 15:49
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提出一种可重构AES硬件架构,对加/解密运算模块和密钥扩展模块进行了可重构设计,使其能够适配128bit、192bit、256bit三种密钥长度的AES算法,并针对列混合模块进行了结构优化.在FPGA上进行了验证与测试,并在0.18μmSMIC工艺下进行了逻辑综合及布局布线.结果表明其核心时钟频率为270MHz,吞吐量达到3.4Gb/s,能够满足高性能的密码处理要求.高速可重构AES的设计与实现任巧,戴紫彬,李伟(解放军信息工程大学电子技术学院,河南郑州450004)摘要:提出一种可重构AES硬件架构,对加/解密运算模块和密钥扩展模块进行了可重构设计,使其能够适配128bit、192bit、256bit三种密钥长度的AES算法,并针对列混合模块进行了结构优化。在FPGA上进行了验证与测试,并在0.181山mSMIC工艺下进行了逻辑综合及布局布线。结果表明其核心时钟频率为270MHz,吞吐量达到3.4Gb/s,能够满足高性能的密码处理要求。关键词:可重构;AES;密钥扩展;列混合DesignandimplementationofhighspeedreconfigurableAESRENQiao,DAIZiBin,LIWei……