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设计了一种基于H.264标准的CAVLC解码器,码流输入单元采用桶形移位器,以实现单周期解一个句法元素,在各解码模块中采用码表分割、算术逻辑替代查表、零码字跳转等关键技术,在减少路径延迟和提高系统吞吐率的同时,节省了硬件开销.整个设计采用Verilog语言实现,在XILINX的ISE8.2开发环境下通过FPGA验证,使用DesignCompiler在SMIC0.18μmCMOS单元库下综合,时钟最高频率可以达到165MHz.本设计可满足实时解码H.264高清视频的要求.集速堕壁.遮塑型型!!!!!坐!!!型鱼型堡H.264/AVC巾CAVLC翩码器晌硬件设计与实坝昊培毅,于映(福州大学物理与信息工程学院,福建福州350002)摘要:设计了一种基于H.2(;4标准的CAVLC解码器,码流输入单元采用桶形移位器,以实现单周期解一个句法元素,在各解码模块中采用码袁分割、算术逻辑替代查表、零码字跳转等关键技术,在减少路径延迟争提高系统吞吐率的同时,节省了硬件开销。整个设计采目Verikg语言实现,在XILINX的ISE8.2开发环境下通过FPGA验证,使用DesignCompiler在SMIC0.18阻ⅡlCMOS单元库下综合,时钟最高频率可以达到165MHz。本设计可满足实时解码H.264高清视频的要求。关键词:H.264变长编码视频解码HardwaredesignandimplementationofCAVLDinH264/AVCWUPeiYi,YUYi“g……