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 在 Xilinx 7系列FPGA使用之CLB探索 中研究了CLB的结构，并主要讲述了SLICEM扩展移位寄存器的使用。另外SLICEM还可扩展成分布式RAM，此处就补上对分布式RAM使用的说明。          首先概括一下1个SLICEM可扩展的分布式RAM的所有形式：           • Single-Port 32 x 1-bit RAM • Dual-Port 32 x 1-bit RAM • Quad-Port 32 x 2-bit RAM • Simple Dual-Port 32 x 6-bit RAM • Single-Port 64 x 1-bit RAM • Dual-Port 64 x 1-bit RAM • Quad-Port 64 x 1-bit RAM • Simple Dual-Port 64 x 3-bit RAM • Single-Port 128 x 1-bit RAM • Dual-Port 128 x 1-bit RAM          与移位寄存器扩展类似，分布式RAM也是以LUT作为其存储单元，如图1所示为SLICEM中的4个LUT，每个LUT都有如下几个端口： 地址输入：A6:A1     W6:W1 数据输入：DI1       DI2 时钟输入：CK 写使能  ：WEN 数据输出：O 6         O 5 移位输出：MC31 （在此处不使用） 图1         仔细研究可发现，D LUT和A、B、C LUT有所区别，其地址输入都由D6:1驱动，而其它LUT的地址输入除了W6:1统一由D6:1驱动，A6:1分别由A6:1、B6:1、C6:1驱动，因此D LUT只能作为单端口RAM使用，而A、B、C LUT除了能作为单端口RAM使用之外，还能作为双端口RAM。如图2所示，以 Simple Dual-Port 32 x 6-bit RAM 为例，深度为32-bit，每个LUT都有6输入，将地址最高位置1，使两个输出O 6 、O 5 有效，剩下5根地址线可得到32-bit深度；数据宽度6-bit，由A、B、C LUT 的2*3个输出组成。 图2          与移位寄存器类似，XST综合器能自动将规范的代码综合成分布式RAM，如以下代码，实现了 Simple Dual-Port 32 x 6-bit RAM 的结构，综合出的结构如图3所示 module dbram_lab(     input clk,     input rst,     input wen,     input raddr,     input waddr,     input din,     output qout     );            reg ram ;   always@(posedge clk)          if(wen)                    ram =din;   assign qout=ram ;   endmodule 图3          图3中根据代码综合得到的结构基本与图2的理论图一致，其中编写代码时需要注意，由于LUT没有复位/置位端，因此描述RAM结构时不需要复位/置位信号。            Xilinx公司的这种分布式RAM结构在需要少量RAM的情况下可以代替Block RAM使用，毕竟在7系列FPGA中一块Block RAM就有36Kbits。以下列举了一些适用于分布式RAM的情况：          1. 深度小于64-bit          2. 在深度大于64-bit小于128-bit情况下，有时延要求并需要异步输出（其clock-to-out时间小，并且布线比Block RAM自由）          3. 数据宽度小于16-bit

  7系列FPGA是Xilinx新推出的基于28nm工艺的FPGA，其中包含三个系列：Artix、Kintex和Virtex。因项目要使用kintex7为平台做设计，需要对其内部结构做了研究，首先从CLB（Configurable Logic Block）开始：          CLB构成了Kintex7主要逻辑单元，其中包含2个Slice，并且Slice分为2种：SLICEL和SLICEM，SLICEL为普通的Slice逻辑单元，而SLICEM在基本逻辑功能的基础上可以扩展为分布式RAM或者移位寄存器。在所有Slice资源中，有2/3是SLICEL，因此一个CLB可以有2个SLICEL或者1个SLICEL、1个SLICEM组成。          如图1所示为SLICEM的内部结构，其中包含4个6输入LUT（红色圈）、进位链（黄色圈）、多路复用器（蓝色圈）和8个寄存器（绿色圈）。   图1          6-input LUT：此处LUT沿用了Xilinx 6系列FPGA的6输入LUT结构，6-input LUT内部是由2个5-input LUT组成，有两个输出分别对应O­ 6 和O 5 。在设计中，如果综合后有2个5-input LUT需要是使用，如果在ISE将综合选项-lc(LUT Combining)设置成Area，综合器XST会将这2个5-input LUT合并在一个6-input LUT中实现，但是此选项相当于以速度换面积，随之逻辑延时将增大。          寄存器：此处Xilinx区别于Altera器件，其1个LUT对应了2个register，而Altera器件中是一一对应的。从图中可以发现，第2列的register比第1列多了FF/LAT这个选项，这表示第1列的register只能作为Flip-Flop使用，而第2列的register既能作为Flip-Flop也能作为Latch使用。另外还有INIT0、INIT1、SRLO和SRHI 四个选项，其中INIT0和INIT1配对，表示通过GSR全局复位/置位，此复位/置位网络为异步的；而SRLO和SRHI配对，表示高电平有效信号SR驱动的复位/置位，此信号可以配置成异步或者同步，但这8个register共用一个SR信号，因此其方式必须相同，根据此特性，建议写代码时，复位/置位方式选择同步高电平有效。          下面对SLICEM做一下重点说明，其可扩展成移位寄存器，如图2所示，Slice中的每个LUT可配置成32-bit的Shift Register，因此1个Slice最多可扩展成128-bit的Shift Register。其操作模式为1个时钟周期移1为，通过D输入端输入，并且最后1位通过MC31输出，并且可以以A 作为5位地址选择O 6 输出32位中的某一位进行输出。   图2          在写代码时，可以按规范写出移位寄存器的形式，如以下代码所示： always@(posedge clk)          if(clk_en)                    srl={srl ,din}; assign dout0=srl ; 以上代码综合出的结构如图3所示，综合器只用了1个LUT和1个FF就实现了21-bit的移位寄存器，只需1个Slice。   图3          如按一下代码进行综合后得到结构如图4所示，综合器使用了21个FF实现了这个21-bit移位寄存器，则需要21个Slice。 always@(posedge clk)          if(rst)                    srl=32’d0;          else                   if(clk_en)                             srl={srl ,din}; assign dout0=srl ;   图4          为什么综合器会产生不同的结构？分析一下代码的区别，第二段代码相比于第二段代码多了一个同步复位功能，而根据SLICEM的结构，其中的LUT是没有同步复位控制输入端的，因此综合器无法将代码综合成想要的结构，因此写代码时需要根据相应的结构来编写。          观察图3可以发现，在SRLC32E输出端Q后又接入了一个FF作为同步输出，查手册后发现，此移位寄存器可以配置成两种输出模式：静态地址方式和动态地址方式，这两种模式的不同之处在于静态地址方式是同步输出，图3中结构是静态地址方式；而动态地址方式是异步输出，即没有后接FF直接从SRLC32E的Q端输出，以下代码表示动态地址方式，其中addr是一个变量。 always@(posedge clk)          if(rst)                    srl=32’d0;          else                   if(clk_en)                             srl={srl ,din}; assign dout0=srl ;          对上面的代码进行综合可以得到如图5所示结构，确定输出为异步输出，因此在设计中要注意此处的变化。   图5