tag 标签: 高速串行总线

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  • 热度 3
    2014-3-20 00:16
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             自2011年以来,一博坚持在全国多个城市举办技术研讨会。研讨会话题涉及高速高密PCB设计与仿真等方面,覆盖工程师人群达5000人以上,并获得了所有参会工程师的一致认可与支持。2014年我们继续扩大研讨会力度。地域上,将研讨会城市覆盖面再扩大,新增武汉、福州、南京等城市。形式上,除酒店专场研讨会,还会增加客户专场研讨会,深入到客户现场去交流与分享。话题上,拓宽研讨会主题广度挖掘深度,分享更多的实际案例和经验。       同时,随着2013年一博SMT快件厂正式投产,专注SMT研发打样,6条产线全面投入使用、最快8小时交付。现已为华为、Intel等众多客户完成近千款产品的SMT贴片、后焊、组装。一博PCBA工厂在不断的完善改进中积累了丰富的生产技术经验,我们愿与2014年研讨会中与您分享探讨关于生产组装与设计关系话题。一博全国技术研讨会,立足于传播PCB前沿技术,为全国技术工程师们提供一个免费互动交流的平台,也是一年一度行业精英聚会交流的峰会。      我们真诚邀请所有关注电路信号完整性,高速PCB设计仿真技术的管理人员、工程师和研究人员现场免费参与我们的活动。 会议日程安排: 2014-3-26 高速高密电路设计的挑战与仿真解决方案 13:30-13:45 登记 13:45-14:20 信号完整性仿真测试暨高性能电路设计 14:20-15:20 如何选择高速板材 15:20-15:35 茶歇 15:35-16:30 高速电路测试方法以及仿真测试联合分析 16:30-17:30 DDR4 设计与仿真 17:30-17:45 总结,问题答疑,抽奖环节     会议奖品: 会议设置特等奖一名、一等奖二名、二等奖六名,同时设有问答奖,参与提问讨论的朋友可获得问答奖一份,奖品有限,请各位积极参与。奖品丰富、实用,期待大家的参与。 会议时间和地点: 时间: 2014年3月26日            地点:上海博雅酒店(一楼A+B宴会厅) 参与方式: 免费 客户报名回执: 公司名称   客户姓名 职位 电话 / 手机 E-mail                                 备注:本活动报名截止日期为3月22日,请有意向参加研讨会的朋友于3月22日前将报名信息反馈至一博工作人员。 一博联系人: 张宏 一博联系方式: TEL: 021-50807706             E-mail: sh@pcbdoc.com Mob:  13391203683               MSN: zhangh@pcbdoc.com   【公司简介】     深圳市一博科技有限公司成立于2003年3月,为全球最大的高速PCB设计公司,拥有PCB设计工程师500余人,专注于向客户提供高速PCB设计、PCB制板、焊接加工、器件代购等服务。深圳市高新技术企业,CPCA会员单位,并已通过ISO9001认证。在深圳、北京、上海、成都、广州、西安、武汉、杭州、美国硅谷、日本大阪、横滨常驻分支机构。     为了给客户带来高品质的全流程服务,一博科技先后成立了PCB板厂和SMT贴片加工厂,尤其是SMT贴片加工厂,作为国内首家专注于研发SMT快件的厂商,采用富士贴片机与十温区回流炉等高端的设备,配备齐全的AOI、XRay、BGA返修台。同时免费提供阻容器件,可提供最快8小时,常规24小时交付的快速SMT贴片业务。     沉于技术,专业品质,精品服务,真心换得真诚,美誉遍及五洲。     EDADOC ,YOUR  BEST  PARTNER。更多资讯请见: http://www.edadoc.com/ 另外,研讨会现场设有精彩纷呈的抽奖环节,奖品丰盛,形式多样,只要您参与我们的研讨会,并在现场留下您的名片,就会有机会赢取特等大奖,同时现场还将抽出一等奖二等奖共8名,每位到场嘉宾都将获得精美纪念礼品一份。一博再次诚邀您的参与!
  • 热度 9
    2014-2-24 10:58
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    作者:一博科技SI工程师张吉权  3.3 串扰对信号时延的影响。     PCB板上线与线的间距很近,走线上的信号可以通过空间耦合到其相邻的一些传输线上去,这个过程就叫串扰。串扰不仅可以影响到受害线上的电压幅值,同时还会影响到受害线上信号的传输时延。                                                            图7 串扰拓扑图     如图7串扰拓扑图所示,假设有3根相互耦合的传输线,中间的一根线(图8中D1)为受害线,两边的线(图8中D0D2)为攻击线。仿真中所加的激励源为图8所示,分为三种情况:     1,假设两边的攻击线中没有信号,即不存在串扰,此种情况作为参考基准线(Reference);     2,假设攻击线和受害线切换状态一致,此种情况为偶模(Even Mode)     3,假设攻击线和受害线切换状态相反,此种情况为奇模(Odd Mode)                                                         图8 串扰仿真中激励     奇偶模式空间电磁场分布(如图9图10所示)不同,从而导致了传输线周围的有效介质电常数不同,有效介电常数的不同最终带来了在不同激励源的情况下信号传播速度不同。                                  图9 奇模电磁场分布                                    图10 偶模电磁场分布     仿真结果如下图11所示,其中蓝色为第一种激励所对应的参考基准线,其周围没有其它信号线的影响;红色线为第二种激励所对应的接收端波形;绿色为第三中情况所对应的接收端波形。绿色波形最早到达接收端,而红色的波形最后到达接收端,是由于奇模的传输速度比偶模块。                                                                 图11 串扰仿真结果     从上面的仿真结果可以看出信号线周围的攻击线会对信号线的传输时延到来影响,如果设计处理不当,导致传输时延偏差较大最终会导致系统工作不稳定。在设计的时候要尽量减小这种影响,可以从以下几点考虑:     1,拉大线间距。线间距越大,相邻走线间的影响就越小,走线间距尽量满足3W原则。              2,使耦合长度尽量短。相邻传输线平行走线长度越长串扰越大,走线时候尽量减小相邻线平行走线长度;对于相邻层走线尽量采用相邻层垂直走线。      3,走线尽量走在带状线。微带线的串扰相对带状线较大,带状线走线可以减小串扰的影响。     4,保持完整回流平面,避免跨分割,走线和参考面尽量紧耦合。     3.4 绕线方式对信号时延的影响     在PCB设计时候,有些设计人员为了满足等长要求会对走线进行绕线,很少有设计人员会考虑到不恰当的绕线也会影响传输线时延。为了验证绕线对传输线时延的影响,我们公司信号完整性团队(SI组)设计出测试板进行实测。如下图12所示,蛇形绕线和参考直线走在相同的走线层,两者线宽线间距以及物理长度完全相同,蛇形绕线的局部放大图如下图13所示。                                                            图12 蛇形绕线和参考走线                                                       图13 蛇形绕线局部放大图     实测结果如下图13所示,其中红色线为参考走线,蓝色的线为蛇形绕线的走线,从结果可以看出,蛇形绕线的信号传输速度会比直线参考线的速度要快,两者相差了13.89ps。这是由于蛇形绕线靠的太近,平行的耦合长度太长,信号在蛇形绕线上的自耦合导致信号传播速度较快。                                                                图13 实测结果     通过3D电磁场仿真软件也可以看出这种蛇形绕线和直线间传输速度不同,如下图14所示:两种不同的绕线是物理等长的,可以看出下面一种绕线方式由于绕线靠的较紧,而且平行耦合长度也长,可以看出下面一种绕线方式信号传输的会快一点                                                               图14 仿真结果     从上面的仿真测试可以看出,不同绕线方式对信号时延影响还是比较大的,为了减小由于绕线带来的时延的影响,可以考虑以下几点:     1,在PCB设计时候尽量减少不必要的绕线,比如串行信号差分对和差分对之间没有必要做等长。     2,增大绕线间间距,尽量满足单根绕线间距大于5H(H为线到最近参考面的距离),差分绕线大于3H(H为线到最近参考面的距离)。     3,减小绕线间平行走线长度。     4.小结      在PCB设计时候要将等长的设计观念逐步向等时设计转变,在对时序或者等长要求高的设计尤其需要注意串扰,绕线方式,不同层走线,过孔时延等方面对时序的影响。丰富的SI(信号完整性)知识和正确的仿真方法可以帮助设计去评估PCB板上的传输时延,从而提高设计的质量。
  • 热度 6
    2014-2-12 10:56
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    作者:一博科技SI工程师张吉权  3.3.AC耦合电容位置不对称       差分信号在设计时候需要尽量做到对称,任何不对称的因素都会使得部分差分信号转换为共模信号。对于共模信号而言,信号和参考面的耦合和回流路径一旦处理不好,都会成为EMI的潜在威胁。   图3.9 AC耦合电容不对称       通过仿真可以明显看到不对称的电容摆放会带来更多的共模信号,而不对称摆放对插损回损影响不大。 图3.10插损和回损结果       图3.10为电容对称和不对称摆放的一个对比结果,红色为对称摆放,蓝色为不对称,可以看到插损曲线几乎重合,回损曲线只有很细微的差别。总的来说插损和回损影响都不是很大。 图3.11 差模转共模       图3.11为电容对称和不对称摆放的差模转共模一个对比,同样红色为对称摆放,蓝色为不对称,可以看出不对称将带来更多共模信号,将对EMI带来潜在的威胁。      3.4.时域波形对比       时域波形是判断信号质量好坏最直观的表现。通过对AC耦合电容pad优化,最终会体现在时域波形的改善上。图3.12和图3.13是引用DNI的文档。   图3.12 DNI关于电容优化   图3.13 DNI电容优化后时域波形改善       从图13可以看出,通过对电容pad优化可以对眼图以及浴盆曲线都会有所改善。浴盆曲线直接体现了在相同眼宽的情况下误码率更低。更低的误码率从而保证了系统工作更加稳定。       小结       本文分析了AC耦合电容的pad优化对阻抗TDR曲线,ILRL,差模转共模以及时域眼图分析可以得出,在更高速度SerDes信号中,AC耦合电容pad优化会改善通道的性能参数。在设计时候丰富的工程经验加上3D电磁场仿真软件可以准确的优化AC耦合电容的pad,使电容pad和传输线以及过孔阻抗一致性最好,使得设计的产品更能满足设计需求。  
  • 热度 7
    2014-2-12 10:55
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    作者:一博科技SI工程师张吉权    摘要: 从系统角度看,随着系统信号速率25Gbps即将到来和未来更高高速率的发展,SerDes(高速串行)信号通道上一个很小阻抗不连续的问题都会带来反射,串扰,模态转换和其它一些影响。这些SI(信号完整性)带来的问题将会使得系统出问题的风险大大增加。AC耦合电容以往被视为对系统影响很小,设计比较随意,但随着10Gbps以及跟高的信号速率,不好的AC耦合电容设计带来的问题将不可忽视。        关键词:阻抗 SerDes AC耦合电容 插损 (IL) 回损(RL)共模      1.引言       SERDES(串行信号)差分通道上通常都有AC耦合电容。每个电容本身,电容的扇出引线和电容换层过孔都是一个阻抗不连续点。高速串行信号对于阻抗一致性提出非常高的要求,如果阻抗匹配不好将会带来反射,最后影响整个通道的IL (插损), RL(回损), Jitter(抖动)以及 BER(误码率),最终影响整个通道性能。本文从AC耦合电容pad处理以及扇出走线来分析AC耦合电容的设计对通道SI影响。        2.AC耦合电容位置及容值大小       一般来讲AC耦合电容的位置和容值大小都是由信号的协议或者芯片供应商去提供,对于不同信号和不同芯片,其位置和容值大小都是不一样的。比如PCIE信号要求AC耦合电容靠近通道的发送端,SATA信号要求AC耦合电容靠近连接器处,对于10GBASE-KR信号要求AC耦合电容靠近信号通道的接收端。   图2.1 10BASE-KR信号AC耦合电容规范   图2.2 PCIE协议对AC耦合电容规范   图2.3 Intel Romley平台SATA信号AC耦合电容位置       图1到图3例举了PCIE ,SATA和KR信号对AC耦合电容位置和容值大小的要求,都各不相同,设计者在设计不同的SerDes信号对于AC耦合电容需要熟悉各类串行信号的协议,理解各信号协议对AC耦合电容的要求,同时需要理解具体芯片对AC耦合电容的要求。       3.仿真优化       3.1.AC耦合电容pad有完整参考面       仿真层叠采用如图3.1所示的6层板层叠,表底层和art04层为走线层,GND1,Art03层和GND5都为参考地平面层。电容pad走在表层,参考第二层的GND平面。如果考虑pad阻抗对pad做优化,会在pad正下方的第二层GND掏空,电容pad将参考第三层的GND平面。   图3.1 仿真层叠       仿真电容信息如下:       电容尺寸:0402封装       pad尺寸:square 20mil*20mil       电容容值:100nf   图3.2 电容pad仿真模型       在仿真时候,端口两边各向外延时1000mil线长以方便更好的观察电容pad阻抗不连续性。电容pad TDR仿真结果如下图3.3所示:   图3.3 TDR仿真曲线       在上图中比较平滑的部分为差分线阻抗,中间凹陷下去的地方为电容pad处的阻抗。可以看出差分线的设计阻抗为100ohm,电容pad处由于pad的宽度为20mil,大于走线宽度,而阻抗和线宽是成反比的一种关系,因此pad处阻抗会变小。从图3.3看出在此层叠结构下pad处阻抗约为92ohm。   图3.4 插损回损曲线       插损和回损曲线是SerDes信号很重要的系数指标,插损曲线和回损曲线可以很好反应通道损耗以及阻抗不连续性。仿真插损曲线和回损曲线如上图3.4所示。插损和回损曲线可以和后续优化后的曲线做一个简单的对比。       3.2.AC耦合电容pad参考面掏空优化       仿真层叠和电容参数和上面完全一样。板子的层叠结构以及板材的介电常数都一定。要增大pad处的阻抗,可以使pad和参考面的距离增大。因此可以把pad正下方的GND2给掏空,电容pad就参考了Art03层的电源平面,这样阻抗就会变大。   图3.5参考面挖空优化仿真建模       挖空需要挖多大合适呢?传统2D阻抗计算软件无法准确计算出此种情况下的阻抗,采用3D电磁场仿真软件可以准确计算此种情况下的阻抗。对图3.5挖空区域做参数扫描,加上挖空区域为以坐标轴为中心的矩形,长从0到80mil每10mil取一点,宽从0mil到80mil没10mil取一个点。这样一共有64中情况,对这64种情况进行分析的结果如下图3.6所示:   图3.6 TDR扫描结果       从上图3.6可以看出,不同挖空形状对阻抗的影响还是较大。选择一个TDR曲线最平滑的情况,如上图中绿色曲线,可以看出绿色曲线和差分线的阻抗匹配非常好,都几乎为100ohm。去查看挖空面积的参数,长为50mil,宽为70mil的一个矩形,也就是挖空的形状为和电容长度相等,和两个电容并排的宽度稍微宽一点。这样的设计会让通道的阻抗一致性最好。       阻抗通道的一致性越好,其反射会越小,从而带来了插损和回损曲线的改善,最终会使整个系统工作更稳定,下图3.7和图3.8分别为通道的插损和回损曲线的扫描结果。  3.7 插损扫描结果       插损是对信号经过通道能传输部分一个考量,对于PCB串行信号来讲,通常情况下通道插损越小越好,也就是插损曲线越接近0越好。比如对于高速背板,由于走线长,经过连接器和过孔换层,通道的插损就会越大,那么通道就越需要做设计优化以改善通道的插损曲线。       从图3.7可以看出,在2.5Ghz之前,各种情况下的插损曲线几乎重合,电容pad不同的设计对通道的插损几乎没有影响,这也是为什么以前速率较低情况下,AC耦合电容pad设计会比较随意。但随着频率的升高,电容pad之间的偏差会越来越大。能够通过优化电容pad改善通道插损的空间越来越大。绿色插损曲线对应TDR曲线最平滑的那条直线,可以看出在0到20Ghz整个频段内,插损都最接近于0。因此从插损的角度看,这种掏空设计也是最优的设计。   3.8 回损扫描结果       回损是对信号传输时候遇到阻抗不连续反射回源端信号的度量。从能量守恒看反射越多传输到接收芯片的就越少。因此在设计的时候都尽量使回损曲线远离0。从回损曲线看,不同设计差别同样很大,绿色的曲线同样对应TDR曲线最平滑的情况。从回损看,也是此种设计较优。    
  • 热度 3
    2013-4-9 17:31
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      产品竞争日趋同质化的今天,我们如何找到突破口? 如何应对高速高密电路设计? 一博与您一起讨论!! 2013年4月17日,一博将在深圳举办 “高速高密电路设计的挑战与仿真解决方案” 研讨会。 (一博科技拥有全球最大的专业PCB设计团队,专注高速PCB设计、信号完整性仿真和电源完整性仿真、EMC设计和DFx设 计) 研讨会专注于高速高密电路设计、信号完整性仿真分析(SI)、DFM领域。针对高速高密、DFM、SI展开以下相关专题的讨论: - 高性能PCB设计 - 从同步开关噪声来优化电源设计 - PCB设计的DFM考虑 - 高速串行总线设计和仿真详解 我们真诚邀请所有关注电路信号完整性,高速PCB设计仿真技术的管理人员、工程师和研究人员现场免费参与我们的活动。 会议日程安排: 2013-4-17 高速高密电路设计的挑战与仿真解决方案 13:30-13:45 登记 13:45-14:25 高性能PCB设计 14:25-15:25 从同步开关噪声来优化电源设计 15:25-15:40 茶歇 15:40-16:30 PCB设计的DFM考虑和实例剖析 16:30-17:30 高速串行总线设计和仿真详解 17:30-17:45 总结,问题答疑,抽奖环节    时间 :2013年4月17日                       地点 :深圳金晖酒店(金晖厅) 参与方式 :   免费 报名联系:   朱兴建 TEL: 0755-86024189            E-mail: edadoc@pcbdoc.com   Mob: 15919900589              MSN: zhu-xingjian@hotmail.com
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    时间: 2019-6-2 11:21
    大小: 2.05MB
    上传者: royalark_912907664
    针对多FPGA芯片验证系统中FPGA端口资源有限的问题,提出了一种基于AXI总线协议的多FPGA片间总线传输方法。首先将所需传输的数据整合到AXI总线上,然后采用高速串行总线对数据进行传输,最后搭建FPGA的原型验证平台,通过vivado软件对传输数据进行分析,实现了多片FPGA间数据的高速传输。该方法不仅克服了FPGA原型验证系统中I/O端口有限的瓶颈,而且可支持任何厂家的FPGA片间传输,具有很强的工程实践性。
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