标签: 衡器

历史修改记录 时间 记录 版本号 2012-05-23 初版 Rev 1.0 2012-07-29 增加读AD值是第25个CLK的时序 Rev 1.1 2012-12-27 更改时序图的New Data Ready标志 PCB Layout注明为CS1231部分 增加建立时间说明 更改文档名称 Rev 1.2           目   录   历史修改记录... 2 目   录... 3 1        产品简介... 5 1.1        芯片特性... 5 1.2        主要应用场合... 5 1.3        噪声性能表... 5 1.4        芯片引脚说明... 6 2        产品应用... 7 2.1        应用于衡器方案的原理图... 7 2.2        应用于衡器方案的芯片配置... 7 2.3        原理图分析说明... 8 2.3.1         电源部分... 8 2.3.2         AD芯片电源处理... 8 2.3.3         CAP引脚电容... 9 2.3.4         参考电源处理... 9 2.3.5         通讯接口处理... 9 2.3.6         时钟接口处理... 10 2.3.7         模拟输入端处理... 10 3        通讯时序... 11 3.1        读取AD值... 11 3.2        待机模式... 12 3.3        掉电模式... 13 3.4        建立时间... 13 3.5        通讯例程... 14 4        PCB Layout参考... 16 4.1        顶层Layout. 16 4.2        底层Layout. 17       图 目 录 图1     CS1231芯片引脚图... 6 图2     CS1231应用于衡器方案的原理图... 7 图3     AD部分电源... 8 图4     MCU部分电源... 8 图5     AD芯片模拟、数字电源连接... 8 图6     CAP引脚电容... 9 图7     参考电源连接图... 9 图8     通讯接口图... 9 图9          时钟接口图... 10 图10        模拟输入端电路... 10 图11        CS1231读取数据时序图... 11 图12        CS1231读取数据时序图... 11 图13        Standby模式时序图... 12 图14        Power Down模式时序图... 13 图15        CS1231建立过程... 13 图16        顶层 Layout 16 图17        底层 Layout 17 表 目 录 表1          噪声性能表... 5 表2          芯片引脚说明... 6 表3          读取数据时序表... 12 表4          Standby模式时序表... 12 表5          Power Down模式时序表... 13       1产品简介 1.1芯片特性 集成低噪声PGA，放大倍数可选64，128 集成1通道24位无失码的差分输入ADC，PGA=128时ENOB为20.3位 P-P噪声：10Hz：183nV；80Hz：421nV 集成RC振荡器（±8%），可外接时钟输入 输出速率10Hz/80Hz可选 集成2线SPI通讯接口 INL小于0.001% 1.2主要应用场合 工业过程控制 电子秤 液体/气体化学分析 血液计 智能变换器 便携式设备 1.3噪声性能表 噪声性能表 条件 速度 增益 RMS 噪声 P -P 噪声 ENOB(RMS) NOISE-FREE BITS AVDD=5V VREF=5V 10Hz 64 32nV 242nV 21.2 18.3 128 30nV 183nV 20.3 17.7 80Hz 64 105nV 484nV 19.5 17.3 128 80nV 421nV 18.9 16.5 AVDD=3V VREF=3V 10Hz 64 32nV 192nV 20.5 17.9 128 28nV 156nV 19.7 17.2 80Hz 64 63nV 383nV 19.5 16.9 128 73nV 358nV 18.3 16     1.4芯片引脚说明   芯片引脚说明 序号 引脚名称 输入 / 输出 说明 1 DVDD P 数字电源 2 DGND P 数字地 3 CLKIN DI 外部时钟输入 4 GAIN AI 增益选择：GAIN=0，PGA=64；GAIN=1，PGA=128 5 CAP1 AI PGA放大器输出，CAP1、CAP2之间外接0.1uF电容 6 CAP2 AI 7 AINP AI 通道正输入 8 AINN AI 通道负输入 9 REFN AI 参考电压负输入端 10 REFP AI 参考电压正输入端 11 AGND P 模拟地 12 AVDD P 模拟电源 13 SPEED DI 输出速率选择；SPEED=0，10Hz；SPEED=1，80Hz 14   DI Power down控制端口(低电平有效) 15 SCLK DI SPI时钟端口 16   DO SPI数据输入/输出端口   1产品应用 1.1应用于衡器方案的原理图 未完，详情见附件