标签: USB2.0

      接上一篇。             这一篇介绍FPGA驱动单个AD7980的开发过程，驱动多个AD7980的级联模式可以查阅后面的帖子。单个AD7980的驱动时序图如下：   1、确定SCLK频率的上限。上图中SCK的周期为Tsck，查数据手册得知在3.3V为12nS，对应频率的上限为80多M。为了方便开发，直接将FPGA开发板上的48M时钟，经过PLL直接输出C0为10M，周期为100nS，远大于12nS； 2、SDI引脚直接接FPGA引脚，置高电平1。 3、确定状态机为三个状态，分别是AD7980_IDLE、AD7980_CONVERSION和AD7980_AQUISITION。这三个状态分别对应上图中的第3个波形，3个状态的命名也是按照上图来命名的。AD7980_IDLE状态，芯片处于等待状态；AD7980_CONVERSION状态，需要使能AD7980_CNV=1，启动ADC转换；AD7980_AQUISITION状态，使能AD7980_CNV=1，同时输出确定的16个时钟信号AD7980_SCK，同时在AD7980_SCK下降沿将AD7980_SDO串行输出采集进来。 4、3个状态的转换如下： parameter AD7980_IDLE                 =3'b001; parameter AD7980_CONVERSION =3'b010; parameter AD7980_AQUISITION    =3'b100; case(nstate)    AD7980_IDLE:         输出控制；         if (AD7980_EN)               nstate= AD7980_CONVERSION;         else               nstate= AD7980_IDLE;         end     AD7980_CONVERSION:          begin              输出控制；              conversion_count=conversion_count + 1'b1;              if(conversion_count==4'd10)                   nstate= AD7980_AQUISITION;              else                   nstate= AD7980_CONVERSION;             end     AD7980_AQUISITION:           begin                输出控制；                if(aqusition_count==7'd0)                begin                     AD7980_SCK=1'b0;                end                else if (aqusition_count==7'd33)                       nstate= AD7980_IDLE;                else                     输出控制； SIGNALTAP II捕获的波形如下：   正在更新，，，，，   淘宝店铺：http://liangziusb.taobao.com  良子.2016年 承接USB开发工程   QQ：1345482533

一 .USB2.0简介 USB2.0协议时一种高速串行的通信协议，它是半双工的，最高传输速率可达480MHZ/s，并且支持热插拔等特点，目前被广泛使用。 二.项目描述 既然是图像采集，就要有采集图像的设备，它将采集到的数据发送给FPGA，通过LVDS_BUFF模块将串行数据转换成并行数据，并完成时钟域的转换；然后通过SDRAM_CTRL控制模块将数据缓存到SDRAM中；再通过GEN_F（成帧模块）为数据加上帧结构，以及时钟域的切换；最后通过USB_CTRL模块将数据传送给USB芯片，等待上位机来将数据读走。 该项目一共有四个字模块，各个模块之间的关系可见下图，今天首先介绍USB2.0模块，我们使用的USB芯片型号为CY7C68013A。 项目整体架构图  三.USB子模块介绍 如下图， FPGA 与PC之间通过USB芯片完成数据的传输，USB芯片为两FIFO机制，分别为读、写FIFO。写数据时，FPGA将数据写入到W_FIFO中，FPGA发送一个PKG_END（结束信号），通知PC来取数据。读数据时，PC机先将数据写入R_FIFO，在一定条件下，FPGA通过USB控制模块将数据取出。       从开发板手册上可以看到这样几个管脚（管脚名字已改为笔者自己定义的名字）usb_clk，addr,w_en,usb_data,oe,r_en,flag_b,flag_c。我们来分别看看这些管脚的含义。 usb_clk：usb时钟 addr：选择哪一个FIFO。这个很好理解，既然有两块FIFO，那么我当前使用的是哪一块，就要通过这么一个地址来说明。 w_en：写使能，低有效。w_en有效数据才可写入W_FIFO。 oe：读数据时使用，数据导通到管脚。 r_en：读使能，低有效。在oe有效的前提下，r_en有效，才可从R_FIFO中读出数据。 flag_c：空标志。 flag_b：满标志。 usb_data：数据线，FPGA与USB的数据线只有这么一条，它要完成读写操作，因此它的接口类型为IO（输入输出），是一个三态结构。    1.三态门结构图解说明 注：斜线代表该信号位宽大于1。   三态门结构在IOB中，IOB通过连接PAD（芯片上的IOB与pin连接的接口）与pin连接，将数据输入输出。当en使能时，W_data通过usb_data输出到USB W_FIFO中；当en无效时，R_data通过usb_data将数据读入到R_data中。     2.接口说明 1）写接口       2）读接口   3.关键信号时序 1）写时序 FPGA写数据时： 1. 首先addr选中W_FIFO，延时一个时钟（等待读写FIFO的切换）。 2. 检测FIFO为空（flag_C）将W_en有效，同时开始向FIFO中写入数据W_data，记过两个时钟，flag_C拉高。 3. 写满FIFO后，W_en无效，通知PC来读数据。 4. Pkg_end 为结束标志，随时可以拉底信号，结束写操作，通知 PC 机来读，这里没有使用该信号。只有写满 FIFO ，上位机才来取数据。 2）读时序   FPGA读数据时： 1. 首先addr选中R_FIFO，延时一个时钟（等待读写FIFO的切换）。 2. 检测FIFO为满（flag_b）同时将O_en、R_en有效（或者O_en先有效、R_en再有效），开始从FIFO中读出数据R_data，记过两个时钟，flag_b拉高。 3.读空 FIFO后， O_en、R _en无效。   注：该项目中只使用了写操作，读操作没有使用，但还是把读时序给出，便于大家理解。USB控制模块是这四个模块中最简单的一个模块，后续还会把其它模块按照笔者自己的理解给出，希望对大家有益。   

　　 1．引言 　　USB2.0摄像头微处理器支持高速USB2.0接口，内嵌强劲的图像后处理单元，JPEG高速编译码器，支持高达200万像素的CMOS传感器接口和CCD传感器接口，处理器设计的产品可以实现独特的运动监测功能与脸部追踪功能，这不仅大大加强了显示效果，提高了画面的品质，更拓展了PC摄像头的应用领域，如增强的实时视频聊天功能和门禁监测系统。 　　主要功能：USB2.0高速传输并兼容USB1.1；高速图像后处理单元；JPEG高速编译码器；VGA下30帧／秒高速传输；CMOS／CCD接口；内置8比特微控制器。 　　不仪具备以上的先进特性，还拥有以下多种可扩展性：多个GPIO接口为增加连拍、LED指示灯、快捷键等功能提供了无限可能；USB2.0兼容USB1.1，为摄像头的广泛的使用增加了保障；支持多种操作系统，如64-bit Window，Windows XP，Linux，Mac，VxWorks,WinCE等等。以下就是对USB2.0摄像头微处理器的硬件设计方法及外围电路分布的介绍。 　 　2．系统硬件设计 　　2.1 振荡器 　　USB2.0摄像头微处理器的钟频是12 MHz，外部时钟频率稳定性必须小于±50ppm。图1是振荡器电路的设计参考图。 　　 2.2 复位 　　上电后，复位信号必须在低设置处停上最少10ms，才能使来自振荡器的信号稳定。芯片集将在341μs后进入稳定状态。 　　图2展示了复位电路。二极管(D)在电力关闭时用于加快电容器(C)放电的速度。如果PCB空间不足，可选择将D去除。图3为上电顺序。 　　 2.3 电源和地 　　2.3.1 电源和地的类型 　　电源供应是由数字部分和模拟部分构成。 　　2.3.2 电源电路 　　该电路使用的是单一电源供应模式。由外接电源供应3.3V的I／O电到芯片，再由其内置的PR(电源调节器)输出1.8V从DVDD引脚供应到USB-VDDL。内置PR电路需要将最少为10uF的电容放在与DVDD引脚最近的位置上。这些调节器必须能够做到在进入待机模式时自动转为低功耗状况。图4为3.3V电源电路。 　 　3、外围电路分布 　　USB2.0摄像头微处理器的外围接口分布主要有：USB2.0接口；EEPROM接口；传感器接口；其它功能PIN接口和USB2.0 PCB排版。 　　3.1 USB2.0接口 　　USB2.0接口如表2所示。 　　USB_VRES是USB接口的电压参考值。USB_VRES的下拉电阻应该更为准确(推荐值6.2K±1％Ohm)。 　　3.2 EEPROM接口 　　EEPROM接口如表3所示。 　　如需要添加新的VID和PID或传感器配置，则需用一个2-线串行EEPROM。图5是EEPROM的应用电路。 　　ESCK引脚是用来选择EEPROM大小的。当EEPROM大于16k bit时则需要一个上拉电阻。当EEPROM小于或等于16k bit时则将ESCK下拉。当要支持一颗新的CMOS传感器芯片时，则需外挂一颗64k bit的EEPROM。 　　EEPROM可帮助更改PID，但在没有EEPROM时，ESCK引脚可用来做PID的选择。 　　3.3 传感器接口 　　传感器接口有10根(10-bit)数据线。当传感器只有8根(8-bit)数据线被采用时，低两位数据线(CS_D1，CS_D0)应接成LOW的级别。在CS_CLK和CS_PCLK pin脚处接一个电阻(推荐220hm)并将它们与DSP放置的越近越好以用来减少反射的信号。 　　CS_SCK和CS_SDA都被用做为opendrain，从内部上拉。CS_PWDB控制传感器的电源。当视频打开时，CS_PWDB从低设定转变为高设定以开启传感器的电源。当视频关闭后，CS_PWDB的运作则反转过来以关闭传感器的电源。在待机模式下，由于USB待机电流限制是500uA，所以CS_PWDB也可输出低级别的设定。 　　如果PIXCLK没有给芯片反馈，传感器也可以通过设置EEPROM来运行。 　　3.4 其它功能引脚 　　TEST引脚需要用一个47KOhm的电阻将其连接到地。GPIO_FLIP和PRIVACY在正常情况下应接成HIGH。如果GPIO_FLIP是LOW，图象会旋转180度。如果PRIVACY是LOW，图象会转黑。如果需要SNAPB功能，可接一个4.7KObm的电阻到I／OPower并接一个按钮到地，按下这个按钮即可拍静态图。GPIO_PWM是用来输出一个PWM信号的。 　　3.5 USB2.0 PCB排版指南 　　USB DP和DM的传送行程由高速(F／S)USB2.0的设计指导方针来确定。 　　USB DP和DM的差分线阻抗是90ohm±15％。 　　为将ESD免疫性最大化，工业设计需使USB连接处暴露的越少越好。 　　USB DP／DM的连线要宽于22 mil(1mil=25.4μm)并有7 mil间距。按要求在DP／DM连线下需要有一条持续的地线，同时DP／DMPCB的后面的地线是不能分开的，也不能有通孔。 　　需确保不相关的信号连线、电源及元件远离DP／DM的连线。一个通用的标准是保持最少35mils的距离。 　　将大的电容器保持在USB_5V电源连接口处。 　　退耦电容器需放置在最接近芯片处。 　　如有需要可将一块铁氧体放置在USB_5V处用来扩大ESD免疫性。如不需要可在板上放置0Ohm的阻抗。铁氧体必需是低DCR(100mOhms)。如果是用mini-B型接口，则需将铁氧体放置在与芯片不同的板层。

     带有OTG解码功能的袖珍型的USB 2.0 LS（低速） / FS（全速） / HS（高速）协议分析仪1480A，是基于FPGA来设计的产品，并且经过了全面升级，带有实时数据采集和显示的功能，清单中同样也包括了上位机软件。   一、产品图片 图1  1480A USB2.0协议分析仪与软件 图2  1480A USB2.0协议分析仪正面 图3  1480A USB2.0协议分析仪背面 二、独特又先进的功能       分层协议树视图组织捕获的USB协议数据，并将其显示能够准确地反映实际的USB总线协议项目嵌套的格式。这大大降低了用户对USB协议的理解的难度。其他大多数的USB协议分析仪使用的是原始块型的显示，这很难看到被传输的复杂数据的整体层次。       同时可以看到多个时间相关的数据视图，让你很容易看到所传输的内容，比如从最高到最低的抽象层次分组和总线的一些细节。其他一些USB协议分析仪需要改变协议的观察点，才能在不同的抽象层次上查看数据，从而导致你无法在整体的轨迹内的定位数据的位置。       1480A解码和在最详细的微分D / D +总线状态的变化这个水平来显示所有的总线事件，拥有16.67纳秒的分辨率。其他USB协议分析仪只给你展示更高级别的协议，不可能达到最低水平总线状态。      它是一个规格非常小的和拥有总线供电的设计产品，这便于运输和在笔记本电脑中使用（只有4.90英寸x 4.10英寸x 1.4英寸/ 125×105x35毫米/ 重量为250g）。      适用操作系统：windows XP/2003/VISTA(32位、64位)/win7(32位、64位) 三、描述      该模型1480A USB 2.0 协议分析仪具有OTG解码的功能，这是一个特别的设计。它的体积很小，可以装进你的大衣口袋和笔记本电脑包中去，从而减少了很多不便的因素，因为它只有比你的鼠标大一点而已。同时它的外壳用的是质量非常高的拉丝铝。      捕获到的数据是可以实时传送到PC进行分析的，并由PC软件进行显示。该USB分析仪没有限制捕捉的数据的大小，捕获数据是实时通过链接直接在PC应用的树视测试图中显示数据流的。它允许捕获几百M的数据（这仅局限于你的PC的内存大小）。      1480A包含一个32MB的SDRAM FIFO(先进先出)存储器，在测试环节上临时突发的数据交流不会造成USB分析仪与分析电脑之间的连接达到饱和状态。能够持续的最大捕获速度在很大程度上取决于PC的捕获速度。根据一个经验法则，只要在测试链路上的吞吐量在15 Mb / s速度时，用来分析的PC将保持与采集数据的速度一致的速度来捕获数据，而不会让缓冲器FIFO被存满。请注意：1480A USB分析仪将永远不会失去捕获的数据（就算是在测试链路饱和的时候），因为捕获的数据被发送到分析的PC之前，总是存在缓冲的SDRAM FIFO中的。      1480A USB协议分析仪是基于FPGA的，这个是完全可跟随着新的软件升级而进行编程的。这使得我们如果需要的话能够完全远程进行逻辑处理和软件升级。这也意味着，你永远也不需要像购买更先进的类解码器软件一样把硬件来寄给我们进行升级，。   图4  1480A USB2.0协议分析仪软件操作界面      PC分析软件显示的数据是从USB分析仪硬件发来的，所以你不用等待漫长的数据解码时间，这样你可以快速地开始分析捕获到的数据。当USB处理包和数据包被捕获之后，它们将被解码和附加在PC机分析软件树视图上的。这使得你很容易就可以了解在捕获的数据上对应事件的序列。当点击它们的时候，选定的处理包和数据包将会显示在详细地树视图中的。另外，PC机分析软件也将十六进制格式的有效载荷数据显示在六视图窗格中。      想要了解更多关于PC分析软件的消息，请点击这里。这个USB分析软件是免费的，软件中可以查看包括样本LS，FS和HS数据文件，使您在购买USB分析仪硬件之前就可以熟悉软件的操作。      包装盒子里有什么？ 1480A USB 2.0协议分析仪。  两条3英尺（1m）长的USB 2.0电缆。  包含驱动程序和软件的安装光盘。   四、技术规格 1480a LS / FS / HS USB协议分析仪的技术规格： 尺寸/重量： 4.90英寸 x 4.10英寸 x  1.4英寸  或者125 x 105 x 35 mm / 250g) 计算机性能要求：32位（x86）和64位（x64）的Windows版本（XP SP2或更新版本），推荐用奔腾4或更快的CPU 支持的USB标准：USB 1.0, USB 1.1, USB 2.0, OTG 1.3. 支持USB的速度：1480A自动检测的高速设备连接（480 Mbps），全速（12 Mbps），低速（1.5 Mbps）。  注：HS装置最初连接为FS设备。只有在成功地完成了设备和主机的啁啾序列，HS功能的设备才能进入HS模式。1480A完美支持自动检测装置与主机的啁啾。 记录最大数据长度：无限的。只有磁盘和内存的用来分析PC的储存的大小限制多少数据可以被捕获和分析。 内置FIFO缓冲区：32 MB，FIFO缓冲区用于平滑从测试链路捕捉的数据流。请注意，FIFO缓冲区将填满，这是在分析电脑无法读取1480A的最大速度的时候才发生。这种情况下，记录会自动停止和PC应用程序将在FIFO存满的记录点处显示捕获的数据。 PC接口：USB 2.0 B型连接器 链路测试接口：USB 2.0 A和B型连接器 LED指示器 主机功率：表示1480A已经正常供电，分析用的PC设备驱动程序已安装完成。 链路供电：表明在测试环节由主机供电。 链接活动：表示当链路检测到活动。 捕获的事件和数据总线 在记录的时候。所有的总线活动降低被捕获并存储到.usb文件中。1480A软件从最低到最高协议的链路级水平进行显示。此外，VBus电压连续监测和存储在捕获文件中的。 要想获得捕获的数据的详细信息，请参阅USB收发器NXP ISP1505A数据表。 显示的总线事件：LS装置连接装置连接，FS，HS设备连接，设备复位，主机装置的啁啾，啁啾，装置断开，HS闲置，保持连接，OTG会话请求协议，OTG的主机协商协议和OTG VBUS事件。 显示的数据包：SETUP, IN, OUT, SOF, DATA0, DATA1, DATA2, MDATA, ACK, NAK, NYET, STALL, PING, SPLIT, PRE. 显示的处理包：SETUP处理包，IN处理，OUT处理，PING处理，SPLIT处理。 解码装置要求：CLEAR_FEATURE, SET_FEATURE, SET_ADDRESS, GET_DESCRIPTOR, SET_DESCRIPTOR, GET_STATUS, GET_CONFIGURATION, SET_CONFIGURATION, GET_INTERFACE, SET_INTERFACE, SYNCH_FRAME. 注：所有设备的请求被捕获并显示，但只有标准设备请求进行解码。即，非标准设备请求（上面未列出）将十六进制形式显示。 解码描述符：设备描述符，配置描述符，接口描述符，端点描述符，字符串描述符，描述符和OTG描述符，以及other_speed_configuration和 device_qualifier描述符。 注意：类的具体描述目前没有解码，而是显示进制形式。类解码器在单独出售时，将完全解码相关类特定描述符。 数据包的完整性检查：令牌包：PID和CRC-5错误将被标记为无效。 数据包：CRC-16错误将被标记为无效。   五、30%折扣/ 30天退款期/ 3年保修期      由于我们比竞争的公司低得多的购买费用，这将为你节省数百美元！在事实上，我们保证我们的价格是比同类产品低30%！如果你对你的USB协议分析仪1480A的性能不满意，你只要在30天内把它寄回给我们，我们将会全额退款！我们当然会一直跟踪服务我们的产品，所以我们还提供一个长达3年的保修时间！   原文网址： http://www.internationaltestinstruments.com/products/97-1480a-usb-20-protocol-analyzer.aspx

作者：herizon_fei      之前做一个项目，需要对微弱光信号进行较高速（采样率1M）的8位信号采集，然后将数据传输到PC，交由上位机进行处理。这里将大概结构分享给大家。      这套系统以FPGA作为核心控制，数据采集部分采用AD7822，数据传输部分使用CY7C68013A作为USB2.0的核心控制芯片。      在数据采集部分，AD7822是美国模拟器件公司（AD公司）生产的8位并行单通道半闪速结构模数转换器。AD7822最高采样率为2M，转换时间仅需420ns。使用外部参考电压，需要在采集开始前充电1us时间。由于我们采样率较高，因此使用不自动掉电模式进行工作。      在实际使用中，发现这块芯片的采样数据就绪信号convst并非每次都只需要420ns，而是420ns到620ns之间。因此芯片并不能如前所述采样率保持在2M。好在本项目只需要1M的采样率，只需要等待convst置位，然后等到1us时间到，则再次进行下一次转换。这样就可以将数据源源不断的以1M的采样率输出了。      数据输出后，将数据直接传输到USB2.0处，准备发送。      对于数据传输部分，采用CY7C68013A作为USB2.0的核心控制器。使用slavefifo模式进行数据传输，一个数据包520个字节，使用芯片内部两个fifo缓冲区，每个缓冲区满则通过USB发送，并自动切换到另一个缓冲区缓存数据。      由于本项目需要上位机发送命令控制数据采集的开始停止以及控制采样速率等信息，因此需要数据的双向传输。其状态机设计较单向数据传输比较复杂，具体设计思路可以参考我的另一篇博文：《 slavefifo读命令写数据状态机简述 》 http://bbs.ednchina.com/BLOG_ARTICLE_3001333.HTM     这样，这个较高速的数据采集传输系统就设计完成了，希望以上内容对各位网友有所帮助。