原创 基于FPGA的图像采集之一 USB2.0

FPGA写数据时：

1.首先addr选中W_FIFO，延时一个时钟（等待读写FIFO的切换）。

2.检测FIFO为空（flag_C）将W_en有效，同时开始向FIFO中写入数据W_data，记过两个时钟，flag_C拉高。

3.写满FIFO后，W_en无效，通知PC来读数据。

4.Pkg_end为结束标志，随时可以拉底信号，结束写操作，通知PC机来读，这里没有使用该信号。只有写满FIFO，上位机才来取数据。

2）读时序

FPGA读数据时：

1.首先addr选中R_FIFO，延时一个时钟（等待读写FIFO的切换）。

2.检测FIFO为满（flag_b）同时将O_en、R_en有效（或者O_en先有效、R_en再有效），开始从FIFO中读出数据R_data，记过两个时钟，flag_b拉高。

3.读空FIFO后，O_en、R_en无效。

注：该项目中只使用了写操作，读操作没有使用，但还是把读时序给出，便于大家理解。USB控制模块是这四个模块中最简单的一个模块，后续还会把其它模块按照笔者自己的理解给出，希望对大家有益。