笔者是应届毕业生，也逃脱不了找工作的命运，从上海至芯风风火火赶回学校，参加某某公司的笔试，下面是某某公司的笔试题，挑出一些概念与简答类型的题目，其中有一些笔者当时掌握的也不是很好，这里总结出来供自己和大家查阅。如果后续参加笔试也会陆续收录进来，对这些概念的辨析，相信会对我们以后的设计、验证工作都会有帮助。
一.概念题
1.阻塞与非阻塞的区别
阻塞赋值用于组合逻辑，组合逻辑要求立即赋值，时序立刻改变。
非阻塞赋值用于时序逻辑，时序逻辑要求将数据锁存起来，等待时钟沿的到来。
阻塞赋值完成后才完成语句块中的下一条语句。
非阻塞赋值不阻塞过程流
2.状态机的概念
状态机是一个有向图行，由一组节点和一组相应的转移函数组成。状态机的种类有两种：Moore状态机，输出只和状态有关，跟输入无关。Mealy状态机，输出不但跟状态有关，还跟输入有关。Mealy状态机可能会产生毛刺现象（Glitch），输出受输入干扰。编码方式分为：时序码、格雷码、独热码。
3.关键路径
时序电路中的最大延时路径。
4.建立时间
时钟沿到来之前，数据稳定不变的时间。数据到来的时间早于这个时间，多出的时间就是建立时间余量。
5.亚稳态
指触发器无法在某个规定的时间内达到一个稳定的状态。亚稳态的概念在成帧模块里有解释
6.FIFO
（First In First Out）即先入先出队列。一般用在不同时钟域的数据传输或者不同位宽的数据接口中。
二.简答题
1.FPGA开发流程描述？（在网上找的图片，感觉写的不错，包括了前仿真与后仿真）
以Altera的Cyclone系列为例，FPGA资源包括：LE（一个LUT+一个REG）、LAB（16个LE）、内部ram、硬件乘法器、内部PLL、I/O口资源等等。
3.时序逻辑与组合逻辑的区别
组合逻辑电路是具有一组输出和一组输入的非记忆性逻辑电路，它的输出只与输入有关，与状态无关，组合电路不包含存储信号的记忆单元，且输入输出之间没有反馈通路，信号单向传播。
时序逻辑有记忆功能，输出不仅跟输入有关，还跟电路原来的状态有关，时序逻辑电路包含存储记忆单元电路。
（这里不要答一个有时钟触发，一个没有时钟触发）
4.什么是流水线方法？有什么优点跟限制？
流水线的作用是提高系统的运行速度。它的基本做法是，在延时较大的组合逻辑中间加入reg，使得将组合逻辑划分为一个个较短的组合电路，提高设计的最大时钟频率，提高系统的运行速度，增加数据的吞吐量。它的劣势无非就是加入了一些reg，增加了代码的复杂度，其他的还没有想到（欢迎各位补充！！）
5.常见的FPGA中的嵌入式处理器有哪些？
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