标签: 正弦波

一、前言 近期，我们为现有的AWG板卡推出了全新的固件升级选项， 为AWG板卡带来DDS模式 。 该功能允许一个生成器通道可以控制多达20个独立的、且频率高达400MHz的正弦波 。这个新的固件选项，适用于灵活的16位AWG系列，该系列AWG最大采样率可达1.25GS/s，带宽能达到400MHz。 新升级选项允许用户在每张AWG板卡上定义23个DDS核心，这些核心可以配置路由到不同硬件输出通道上 。每个DDS核心（或者说正弦波成分）可以分别设置频率、幅度、相位、频率斜率和幅度斜率。该功能可以帮助用户通过AOD（光调制器）和AOM（声光调制器）精确控制激光，而这正是量子实验中所需的典型操作。有了这个全新升级项后，用户只需使用简单的命令即可实现需要的功能，而无需进行大量的数据数计算。同样地，DDS输出也可以与外部触发事件同步，或者由具有6.4ns分辨率的可编程内置定时器进行触发。 DDS的全称是Direct Digital Synthesis（直接数字合成），是一种信号合成的方式，它参考单个固定频率参考时钟来产生任意周期的正弦波，该技术广泛应用于各种信号生成应用中。 德思特AWG上的DDS功能通过添加多个“DDS核心”，实现生成多载波（多音调）信号 ，每个载波都有自己的明确频率、幅度和相位。因此，用户可以通过调整每个核心的参数来实现精细的信号定制。 图1：使用16个DDS核心输出时的频谱示例 二、在AWG中使用DDS技术的优势 德思特的板卡式AWG可以编程切换正常模式（根据预编程序数据生成波形）和DDS模式（仅需几个命令就能生成正弦波载波），具有极大的灵活性， DDS升级项帮助我们的AWG可以应用到更加广泛的场景当中 。 在DDS模式下，我们的AWG成为了多音调DDS的基础平台。内置的4GB内存和快速DMA传输模式使其能以每秒高达1000万条命令的速度流式传输DDS指令！这种强大的功能使得用户能够使用简单易用的DDS命令实现自定义斜率（例如S型）以及多种调制类型（如FM和AM）。 这样高度的灵活性让复杂信号的生成变得直观且高效。 三、DDS在量子实验中的应用 多年来，德思特的AWG已经在全球多个开创性的量子研究实验中得到了成功应用。自2021年起，我们成为了德国联邦教育和科研部（BMBF）资助项目“量子技术-从基础研究到市场”的一部分，并隶属于Rymax One联盟，该联盟的目标是构建一个量子优化器。DDS选项的研发正是源于联盟伙伴和其他世界各地研究机构的需求反馈。 德思特的AWG因其灵活性和快速流模式而被广泛应用，它能直接从GPU传输数据到AWG，从而实现从PC直接控制量子位。这种方式提供了对生成波形的全面控制，但缺点是需要大量的计算，这可能会减慢关键决策过程。相比之下，多音调DDS的功能则更加灵活，它可以大幅减少数据传输量，同时保持完整的控制。几乎量子研究所需的各种关键功能都可以由DDS选项提供。用户只需一个命令，就可以生成内在动态线性斜率函数，实现频率和幅度极其平滑的变化。 图2：在DDS模式下，只需要几个命令就能实现例如生成正弦波（橙色模块）、提升频率（蓝色模块）以及减小幅度（绿色模块）等功能 四、DDS技术在各领域中控制波形 在许多测试系统中，产生并精确控制波形至关重要。DDS选项为用户提供了一种简单且可编程的方式来生成一系列正弦波、实现频率扫描或产生各种频率和形状的精细参考。实际上，需要快速频率切换和精细频率调谐的应用非常广泛，它们分布在工业、医疗、成像系统、网络分析，甚至通信技术中。在这些技术中，数据经常通过载波上的相位或频率调制进行编码。 五、DDS选项的可用性 DDS选项目前已适配的AWG包括TS-M4i.66系列PCIe板卡、TS-M4x.66系列PXIe模块、便携式LXI/以太网TS-DN2.66系列设备和桌面级多通道LXI/以太网TS-DN6.66产品。只需进行固件更新，所有之前购买的66系列产品都能装上新版本的固件。相关编程可以通过随交付提供的现成驱动SDK完成，如Python、C++、MATLAB、LabVIEW等语言都有示例可供使用。 图3：已适配的AWG产品系列 END 高速AWG全新DDS选项助力更广泛的产品应用和更直观高效的信号生成，实现精确控制波形。欢迎随时联系德思特，咨询和购买该升级选项！ ​ 关于德思特 德思特 是原虹科测试测量事业部孵化出来的独立公司，基于超过10年的业务沉淀，德思特公司专注提供电子测试/测量解决方案。主要业务范围涵盖：汽车电子仿真及测试、射频微波及无线通信测试、无线频谱监测与规划、无线通信（包括智能网联汽车无线通信、轨道交通、卫星通信、室内无线通信）、半导体测试、PNT解决方案、大物理和光电测试等。 核心成员具有9年以上的测试测量、无线通信及其他相关行业资历；技术团队获得世界五百强PNT解决方案合作伙伴Safran的GNSS技术及信号仿真和软件Skydel培训认证证书、航空航天测试和测量合作伙伴Marvin Test 的自动化测试软件ATEasy培训认证证书。 德思特研发部，核心成员获得国际项目管理师PMP认证资质，并具备LabVIEW、python等多种编程语言能力，优势能力集中于：HIL测试，半导体测试，EOL测试和质量检测等多种系统研发集成，拥有10多个实用新型和专利授权。 围绕汽车电子、射频微波、通信、航空航天等行业提供专业可靠的解决方案，现有客户包括华为、德赛西威、蔚来汽车、理想汽车、航天科工集团、清华大学、北京航空航天大学、中电科集团等。 此外，我们还是中国无线电协会、中国通信企业协会、雷达行业协会、RIS智能超表面技术协会等行业协会的会员。

三项电机正弦波启动方案优势 1：无刷 无感 无电子噪音 2：低压启动 3：外围器件少 应用在 PC水冷泵 冷暖空调扇驱动 加湿器驱动 空气净化器驱动 冷暖水床驱动等等。。。

首先在这里要感谢至芯科技（上海）的老师，在笔者校招期间，他们给了我很大的鼓励和帮助。从上海回长沙的开始一段时间并不是那么的顺利，一度怀疑自己学习的方向是不是错了，也开始怀疑自己能力，降低要求，找个单位签了算了。我给尤老师打电话，把自己的疑惑跟他谈了谈，马上纠正我的错误想法并且坚定我的信心。现在，比起之前的情况好了很多，手里也有了offer。真的很感谢至芯。也告诉所有喜欢FPGA的人，喜欢，就坚持，不要因为一点点阻碍就放弃自己的梦想。 大家看到我这篇文章的题目之前加了“系列”两个字，那就是说关于“波 ”，我们不会只有这一篇，而是包括正弦波、混合波以及各种滤波器实现。这里面涉及到的一些理论，我尽量用简单、通俗易懂的语言来讲给大家。 一.目标波形 正弦波想必大家都不陌生，在高中的时候就有接触过，什么正余弦定理，积化和差、和差化积、半角/全角公式等等。当然大家完全不需要回去重新复习这些，只看博客的内容就够了。大家先想一想正弦波的函数图象，它的波形是什么样子的，什么？这个也想不到，没关系，就是下面这个样子^_^。 博主不要闹，这哪里是什么正弦波，不要欺负我读书少！！！ 别急，且听我慢慢说来，咳咳。。。上图给出的就是我们今天要实现的波形，先在视觉上面给大家一个直观的感受。该波形是由标准的正弦波通过变频、移相得到的。所谓万变不离其宗，根源还是正弦波。 二.相关概念 大家对下面的公式一定不陌生 y=f(x)=Asin(wx+k)=Asin(2*pi*f*x+k); A ：振幅 f:频率 k：相位 知道了这三个参数就能确定唯一一组波形。下面看看生成正弦波的步骤，并在步骤里面穿插讲解。 1.离散化 将连续的正弦波信号进行离散化；应用matlab软件进行实现； a）频率控制字M =2*该波形频率，即采样点数要大于等于2。我们可以将一个周期分成2、4、8、16........2^N的份数，可以连续选取采样点，也可以隔1、2、。。。M个点采样。这里的M就是频率控制字。它的作用是控制目标波形的频率。这里先这么记住，往后面看。 b)目标波形的频率fs 既然我要生成一个正弦波，我当然要知道我生成的正弦波的频率，目标波形的频率fs=M*fclk/2^N; fs怎么来的？ 将一个周期分成2^N份，每M个点采样，那么一个周期要采多少个点？2^N/M; 每个时钟采一个点，采集2^N/M个点需要2^N/M个Tclk,转换成频率，乘变成除，就得到目标公式了。 c)相位控制字 相位的控制也比较简单，以相位为0作为标准： 90度——2^N/4; 180度——2^N/2; 270度——2^N*3/4; 相信大家也看出规律了，教大家一个快速的方法，将份数类比成角度360，对份数做运算相应的就是对角度做运算，得到期望的相位。 注：如果你对于这些参数如何用代码控制还不是很清楚控制，那么具体看代码就一目了然了。 2.将离散化后的正弦波一个整周期存储到Ram中 (1).将离散后的数据进行定点化，Ram的规格是256*8，数据规格：1bit符号位+7bit小数位 d)幅值 以8bit位宽的RAM为例。8bit数据能表示的有符号数的范围是-128——127，幅值即为127。 将浮点数定点化：这里8bit全部表示整数位宽，所以讲正弦值*127然后取整，再去掉符号，将数据生成mif文件（matlab实现） (2).创建一个Ram 用于存储离散数据 创建一个单口RAM，深度256，位宽为8，将mif文件导入即可。 三.仿真步骤 该工程相应的仿真步骤如下： 1.打开Modelsim，改变当前路径 Change Directory 将路径切换到sim文件夹下面 2.在命令行中敲入do run.do,自动执行仿真 3.输出格式设置 Analog(custom),打开设置选项 Height改成120，Max改成127，Min改成-128，点击ok。 4.效果图 四. 总结 确定一个唯一的正弦波需要知道三个参数，幅值、频率、相位。结合了采样定理，说明了采样过程与这三个参数的对应关系，明确这些就可以用代码实现。由于篇幅原因，需要代码的同学，留言写下自己的邮箱，我会把代码打包好发给各位，包括（功能文件，测试文件，仿真文件、工程等）。

利用FPGA+DAC0832制作的信号源 制作信号源有多种方法，但是由于接口数量以及手头资源的因素，我选择了用FPGA来产生一个信号源，算是自己正式开始了FPGA逻辑设计吧。本文介绍的就是我自己利用cyclone系列的FPGA制作的信号源，信号源的设计包括以下几个部分： 1、整个设计框架 2、各个小模块的实现（可调分频模块，三角波产生模块（含rom的定制，需先生成.mif文件），正弦波产生（同上）模块，方波产生模块，锯齿波产生模块，具体生成方法同上，4选1多路选择器模块，4路输入及输出均为8位，DAC0832控制器） 3、外围电路的设计（包括频率控制，加 减 设置功能，以及直接设置多少频率，显示模块（待设计），DAC0832模块） 4、仿真结果 在每一个设计开始的时候，首先要进行的是整体框架的划分，即系统有哪些部分组成，模块与模块之间应该怎样互联，明确这些之后才是具体的底层实现。 一、整体设计的框架图 系统时钟是FPGA正常工作所需的时钟（选取的是50MHz），时钟分频模块用于将系统时钟分频，它决定了信号波形的周期，通过控制它可以调整信号发生器产生的信号的周期（这里先介绍含有两个固定分频系数的分频器，如何产生可调周期的信号等下次详述）。接着是四个波形发生器，它们都需要先定制rom的初始化数据，然后再利用初始化的存储数据产生rom，利用QUARTUS Ⅱ产生各模块。4选1多路选择器，用于选择输出的波形，DAC0832控制器用于产生外部硬件的控制信号。接下来的是DAC0832的外部电路，用于产生最终输出的模拟信号。 在以上各模块中，难点是如何产生波形发生器，以及如何进行调频和调幅。（在本设计中只是用到了两个固定的周期，而且没有涉及到调幅，这些都将在下一篇中进行详述介绍）。 二、各小模块的具体实现 1、时钟分频模块 本部分设计的周期是6.25MHz和12.5MHz，对系统时钟进行8分频和4分频即可，分频系数分别为8和4。 具体实现电路原理图如下，rst信号用于复位，k4用于选择频率选择，当K4为高电平时输出频率为6.25MHz，为低电平时是12.5MHz。clkin是系统时钟为50MHz。   图1、分频模块 具体的FPGA实现代码如下： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all;   entity divide_8 is    port(        rst : in std_logic;        clkin: in std_logic;        k4: in std_logic;        clkout: out std_logic    ); end entity;   architecture divide of divide_8 is signal n :integer range 0 to 7; signal clk: std_logic; begin    devide:process(clkin,rst)    begin        if rst='0' then                         --reset configration           clkout='0';           n=0;           clk='0';        elsif rising_edge(clkin) then           if k4='1' then               if n=7 then                     --6.25MHz                  n=0;                  clk= not clk;               else                  n=n+1;               end if;           else               if n=3 then                     --12.5MHz                  n=0;                  clk=not clk;               else                  n=n+1;               end if;           end if;        end if;        clkout=clk;    end process; end architecture;     2、波形发生模块 本模块分为正弦波发生器模块，三角波发生器模块，方波发生器模块，锯齿波发生模块，分别用于产生对应的波形数据。 产生流程如下：1、建立存储器初始化数据表（用于存储波形数据）。2、利用新建立的初始化数据表.mif文件定制对应的rom，生成对应的波形发生器。 具体步骤如下： 2.1新建一个.mif文件。File→new→memory initialization file→ok 填入的字数为128，字节位数为8（字），这用于确定建立的数据表的大小。 图2、新建的.mif文件 在里面填入波形初始化数据即可，由于采用的是8位的数模转换器，转换精度为8位，最大值为255，对应的如果参考电压为5V的话，精度即为19.6mV。  定制rom过程如下： 利用megawizard plug-in manager定制正弦信号数据ROM宏功能块，并将上面的波形数据加载于此ROM中。 选择菜单tools—megawizard plug-in manager命令，在出现的对话框中选择create a new custom，单击next，产生图3所示对话框，如图设置                     图3. LPM宏功能模块设定 在左栏选择memory compiler项下的ROM:1-PORT，再选择器件和VHDL语言方式，输入ROM文件存放的路径和文件名。单击next出现图4对话框，按图中设置 图4. 选择控制线、地址线和数据线 注意需要将上面设置框中的64改选为128，产生7位地址线，单击next，按图5所示设置                    图5. 选择地址锁存信号inclock 单击next，按图6所示设置           图6. 调入ROM初始化数据文件并选择在系统读写功能 在上面的窗口中，点击browse选择工程下面的之前建立的sinwave.mif初始化数据文件，单击finish按钮完成ROM定制。将生成的sinwave.vhd文件加入工程中。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;   entity rom_out is port(clk:in std_logic;     dout:out std_logic_vector(7 downto 0)); end rom_out;   architecture dacc of rom_out is component sinwave                                    port(address:in std_logic_vector(6 downto 0);     clock:in std_logic;     q:out std_logic_vector(7 downto 0)); end component; signal q1:std_logic_vector(6 downto 0);                 --generate --address signal,address rise by 1 along with clk's rising_edge begin process(clk) begin if clk'event and clk='1' then q1=q1+1; end if; end process; u1:sinwave port map(address=q1,q=dout,clock=clk);    --call --sinwave.mif file end dacc; 生成原理图文件：file- Create/Update-create symbol files for current file即可生成。如图7所示： 图7、正弦波发生器 其余三种波形发生器的生成方法与正弦波类似，这里就不再赘述，下面只将三角波、方波、锯齿波的初始化数据表和波形发生器顶层设计列出。 2.2三角波生成器 数据表如图8所示（这些数据都是可以自己计算的，方法是在对应的函数图形上取点，只取纵坐标上的点，并将其存入数据表即可），   图8、三角波数据 三角波发生器顶层设计 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;   entity tri_angle_out is    port(        clk: in std_logic;        dout: out std_logic_vector(7 downto 0)    ); end entity;   architecture transmit of tri_angle_out is    component tri_angle                                                                                           --tri_angle rom claim        port(           address: in std_logic_vector(6 downto 0);           clock: in std_logic;           q: out std_logic_vector(7 downto 0)        );    end component; signal q1 : std_logic_vector(6 downto 0);   begin    process(clk)    begin        if(rising_edge(clk)) then           q1=q1+1;        end if;    end process;    u1: tri_angle port map(clock=clk,address=q1,q=dout);            --call tri_angle.vhd file end architecture; 生成原理图文件，如图9所示 图9、三角波发生器原理图 2．3锯齿波发生器 波形数据如图10所示:此处只选取了64个数据，（这在数据rom定制中可以修改） 图10、锯齿波发生器数据 锯齿波发生器的顶层设计 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;   entity sawtooth_out is    port(        clk: in std_logic;        dout: out std_logic_vector(7 downto 0)    ); end entity;   architecture transmit of sawtooth_out is    component sawtooth        port(           address: in std_logic_vector(5 downto 0);           clock: in std_logic;           q: out std_logic_vector(7 downto 0)        );    end component; signal q1 : std_logic_vector(5 downto 0);--由于是64个数据，所以此--处只有5位地址线     begin    process(clk)    begin        if(rising_edge(clk)) then           q1=q1+1;        end if;    end process;    u1: sawtooth port map(clock=clk,address=q1,q=dout); end architecture; 原理图符号生成如图11所示： 图11锯齿波发生器原理图符号 2.4方波发生器模块 数据表如图12所示： 图12、方波发生器数据 方波发生器顶层设计： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;   entity fangbo_out is    port(        clk: in std_logic;        dout: out std_logic_vector(7 downto 0)    ); end entity;   architecture transmit of fangbo_out is    component fangbo        port(           address: in std_logic_vector(6 downto 0);           clock: in std_logic;            q: out std_logic_vector(7 downto 0)        );    end component; signal q1 : std_logic_vector(6 downto 0);   begin    process(clk)    begin        if(rising_edge(clk)) then           q1=q1+1;        end if;    end process;    u1: fangbo port map(clock=clk,address=q1,q=dout); end architecture; 方波发生器的原理图13所示： 图13、方波发生器原理图 注:在以上的顶层设计中，只是相对于定制的rom模块来说是顶层设计，并不是整个设计的顶层设计，每一个发生器的顶层设计中均需要调用已生成的IP核，即rom模块，这就需要先进行被调用模块的声明，然后还需要对其进行例化才能正确调用。 三、4选1多路选择器的设计 4选1多路选择器由4路8输入端及两条选择线控制，输出为1路8输出信号。当选择输入信号sel与输出的对应关系见具体设计。 具体实现如下所示： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all;   entity mux4_1 is    port(        rst: in std_logic;        din4,din3,din2,din1: in std_logic_vector(7 downto 0);        sel: in std_logic_vector(1 downto 0);        q: out std_logic_vector(7 downto 0)    ); end entity; architecture sel of mux4_1 is begin    process(sel,din4,din3,din2,din1,rst)    begin        if rst='0' then           q="00000000";                     --复位        else           case sel is                        --输入选择控制               when "00"= q=din1;               when "01"= q=din2;               when "10"= q=din3;               when "11"= q=din4;               when others= q=din1;           end case;        end if;    end process; end architecture; 生成的原理图文件如图14所示： 图14、 4选1多路选择器 四、DAC0832外部电路的设计：如图15所示：DAC0832的具体使用介绍网上已有很多资料介绍，本设计不再单独列出，可参照网上。本设计的DAC0832的引脚图如下所示： 图15、DAC0832的引脚图 DI0~DI7：数据输入线，TLL电平。 ILE：数据锁存允许控制信号输入线，高电平有效。 CS：片选信号输入线，低电平有效。 WR1：为输入寄存器的写选通信号。 XFER：数据传送控制信号输入线，低电平有效。 WR2：为DAC寄存器写选通输入线。 Iout1:电流输出线。当输入全为1时Iout1最大。 Iout2: 电流输出线。其值与Iout1之和为一常数。 Rfb:反馈信号输入线,芯片内部有反馈电阻. Vcc:电源输入线  (+5v~+15v) 。 Vref:基准电压输入线  (-10v~+10v) 。 AGND:模拟地,摸拟信号和基准电源的参考地.。 DGND:数字地,两种地线在基准电源处共地比较好。 D/A转换结果采用电流形式输出。若需要相应的模拟电压信号，可通过一个高输入阻抗的线性运算放大器实现。运放的反馈电阻可通过RFB端引用片内固有电阻，也可外接。 控制时序如图16所示： 图16、DAC0832的控制时序图 具体设计如下所示： library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; use ieee.std_logic_arith.all;   entity DAC0832 is    port(din     :in std_logic_vector(7 downto 0);        --data input        rst     :in std_logic;        cs      :out std_logic;                          --控制信号cs        wr1     :out std_logic;                          --控制信号wr1        dout:out std_logic_vector(7 downto 0)        --波形数据输出        );         end DAC0832;  architecture behav of DAC0832 is begin     process(rst)     begin        if rst='0' then            cs='1';            wr1='1';            dout="00000000";        else            cs='0';            wr1='0';            dout=din;                   --cs、wr1赋值；波形数据输出；        end if;     end process; end behav; 注：以上设计中没有涉及到的控制引脚信号，已利用外部硬件对应的连到地或电源线上了。 具体生成的原理图符号如图16所示： 图16、DAC0832控制模块原理图文件 将以上所生成的各部分按对应关系连接在顶层文件中，即构成了整个设计，具体如下（图17）可放大     六、仿真结果如下所示： 6.25MHz的正弦波 12.5 MHz的正弦波   6.25 MHz的方波   12.5 MHz的方波 6.25 MHz的三角波   12.5 MHz的三角波        6.25 MHz的锯齿波 12.5 MHz的锯齿波    

   今天很高兴，终于差不多完成实物的调试了。论文也写到最后尾声，等着答辩。可惜打样的板子还在路上，不然，直接调试手持微小型版的示波器，嘿嘿，感觉就上了一个档次了。   下面进行这个示波器的波形测试： 无图无真相，直接看图：   20Hz正弦波   8Hzz正弦波     1MHz正弦波     100kHz 三角波   100kHz方波   噪声   目前由于时钟是STM32给AD的，所以采样频率最多12MHz，只加了简单的线性内插算法，没有加复杂的正弦内插算法，实时采样。所以，目前就做到了0~1M的频宽。 做得不好，请大家拍砖哈。