标签: latch

本文叙述概括了FPGA应用设计中的要点，包括，时钟树、FSM、latch、逻辑仿真四个部分。 FPGA的用处比我们平时想象的用处更广泛，原因在于其中集成的模块种类更多，而不仅仅是原来的简单逻辑单元（LE）。 早期的FPGA相对比较简单，所有的功能单元仅仅由管脚、内部buffer、LE、RAM构建而成，LE由LUT（查找表）和D触发器构成，RAM也往往容量非常小。 现在的FPGA不仅包含以前的LE，RAM也更大更快更灵活，管教IOB也更加的复杂，支持的IO类型也更多，而且内部还集成了一些特殊功能单元，包括： DSP：实际上就是乘加器，FPGA内部可以集成多个乘加器，而一般的DSP芯片往往每个core只有一个。换言之，FPGA可以更容易实现多个DSP core功能。在某些需要大量乘加计算的场合，往往多个乘加器并行工作的速度可以远远超过一个高速乘加器。 SERDES：高速串行接口。将来PCI-E、XAUI、HT、S-ATA等高速串行接口会越来越多。有了SERDES模块，FPGA可以很容易将这些高速串行接口集成进来，无需再购买专门的接口芯片。 CPU core：分为2种，软core和硬core。软core是用逻辑代码写的CPU模块，可以在任何资源足够的FPGA中实现，使用非常灵活。而且在大容量的FPGA中还可以集成多个软core，实现多核并行处理。硬core是在特定的FPGA内部做好的CPU core，优点是速度快、性能好，缺点是不够灵活。 不过，FPGA还是有缺点。对于某些高主频的应用，FPGA就无能为力了。现在虽然理论上FPGA可以支持的500MHz，但在实际设计中，往往200MHz以上工作频率就很难实现了。 FPGA设计要点之一：时钟树 对于FPGA来说，要尽可能避免异步设计，尽可能采用同步设计。 同步设计的第一个关键，也是关键中的关键，就是时钟树。 一个糟糕的时钟树，对FPGA设计来说，是一场无法弥补的灾难，是一个没有打好地基的大楼，崩溃是必然的。 具体一些的设计细则： 1）尽可能采用单一时钟； 2）如果有多个时钟域，一定要仔细划分，千万小心； 3）跨时钟域的信号一定要做同步处理。对于控制信号，可以采用双采样；对于数据信号，可以采用异步fifo。需要注意的是，异步fifo不是万能的，一个异步fifo也只能解决一定范围内的频差问题。 4）尽可能将FPGA内部的PLL、DLL利用起来，这会给你的设计带来大量的好处。 5）对于特殊的IO接口，需要仔细计算Tsu、Tco、Th，并利用PLL、DLL、DDIO、管脚可设置的delay等多种工具来实现。简单对管脚进行Tsu、Tco、Th的约束往往是不行的。 可能说的不是很确切。这里的时钟树实际上泛指时钟方案，主要是时钟域和PLL等的规划，一般情况下不牵扯到走线时延的详细计算（一般都走全局时钟网络和局部时钟网络，时延固定），和ASIC中的时钟树不一样。对于ASIC，就必须对时钟网络的设计、布线、时延计算进行仔细的分析计算才行。 FPGA设计要点之二：FSM FSM：有限状态机。这个可以说时逻辑设计的基础。几乎稍微大一点的逻辑设计，几乎都能看得到FSM。 FSM分为moore型和merly型，moore型的状态迁移和变量无关，merly型则有关。实际使用中大部分都采用merly型。 FSM通常有2种写法：单进程、双进程。 初学者往往喜欢单进程写法，格式如下： always @( posedge clk or posedge rst ) begin if ( rst == 1'b1 ) FSM_status = ......; else case ( FSM_status ) ......; endcase end 简单的说，单进程FSM就是把所有的同步、异步处理都放入一个always中。 优点： 1）看起来比较简单明了，写起来也不用在每个case分支或者if分支中写全对各个信号和状态信号的处理。也可以简单在其中加入一些计数器进行计数处理。 2）所有的输出信号都已经是经过D触发器锁存了。 缺点： 1）优化效果不佳。由于同步、异步放在一起，编译器一般对异步逻辑的优化效果最好。单进程FSM把同步、异步混杂在一起的结果就是导致编译器优化效果差，往往导致逻辑速度慢、资源消耗多。 2）某些时候需要更快的信号输出，不必经过D触发器锁存，这时单进程FSM的处理就比较麻烦了。 双进程FSM，格式如下： always @( posedge clk or posedge rst ) begin if ( rst == 1'b1 ) FSM_status_current = ...; else FSM_status_current = FSM_status_next; always @(*) begin case ( FSM_status_current ) FSM_status_next = ......; endcase end 从上面可以看到，同步处理和异步处理分别放到2个always中。其中FSM状态变量也采用2个来进行控制。双进程FSM的原理我这里就不多说了，在很多逻辑设计书中都有介绍。这里描述起来太费劲。 优点： 1）编译器优化效果明显，可以得到很理想的速度和资源占用率。 2）所有的输出信号（除了FSM_status_current）都是组合输出的，比单进程FSM快。 缺点： 1）所有的输出信号（除了FSM_status_current）都是组合输出的，在某些场合需要额外写代码来进行锁存。 2）在异步处理的always中，所有的if、case分支必须把所有的输出信号都赋值，而且不能出现在FSM中的输出信号回送赋值给本FSM中的其他信号的情况，否则会出现 latch。 latch会导致如下问题： 1）功能仿真结果和后仿不符； 2）出现无法测试的逻辑； 3）逻辑工作不稳定，特别是latch部分对毛刺异常敏感； 4）某些及其特殊的情况下，如果出现正反馈，可能会导致灾难性的后果。 这不是恐吓也不是开玩笑，我就亲眼见过一个小伙把他做的逻辑加载上去后，整个FPGA给炸飞了。后来怀疑可能是出现正反馈导致高频振荡，最后导致芯片过热炸掉（这个FPGA芯片没有安装散热片）。 FPGA设计要点之三：latch 首先回答一下： 1）stateCAD没有用过，不过我感觉用这个东东在构建大的系统的时候似乎不是很方便。也许用system C或者system Verilog更好一些。 2）同步、异步的叫法是我所在公司的习惯叫法，不太对，不过已经习惯了，呵呵。 这次讲一下latch。 latch的危害已经说过了，这里不再多说，关键讲一下如何避免。 1）在组合逻辑进程中，if语句一定要有else！并且所有的信号都要在if的所有分支中被赋值。 always @( * ) begin if ( sig_a == 1'b1 ) sig_b = sig_c; end 这个是绝对会产生latch的。 正确的应该是 always @( * ) begin if ( sig_a == 1'b1 ) sig_b = sig_c; else sig_b = sig_d; end 另外需要注意，下面也会产生latch。也就是说在组合逻辑进程中不能出现自己赋值给自己或者间接出现自己赋值给自己的情况。 always @( * ) begin if ( rst == 1'b1 ) counter = 32'h00000000; else counter = counter + 1; end 但如果是时序逻辑进程，则不存在该问题。 2）case语句的default一定不能少！ 原因和if语句相同，这里不再多说了。 需要提醒的是，在时序逻辑进程中，default语句也一定要加上，这是一个很好的习惯。 3）组合逻辑进程敏感变量不能少也不能多。 这个问题倒不是太大，verilog2001语法中可以直接用 * 搞定了。 顺便提一句，latch有弊就一定有利。在FPGA的LE中，总存在一个latch和一个D触发器，在支持DDR的IOE（IOB）中也存在着一个latch来实现DDIO。不过在我们平时的设计中，对latch还是要尽可能的敬而远之。 FPGA设计要点之四:逻辑仿真 仿真是FPGA设计中必不可少的一步。没有仿真，就没有一切。 仿真是一个单调而繁琐的工作，很容易让人产生放弃或者偷工减料的念头。这时一定要挺住！ 仿真分为单元仿真、集成仿真、系统仿真。 单元仿真：针对每一个最小基本模块的仿真。单元仿真要求代码行覆盖率、条件分支覆盖率、表达式覆盖率必须达到100％！这三种覆盖率都可以通过MODELSIM来查看，不过需要在编译该模块时要在Compile option中设置好。 集成仿真：将多个大模块合在一起进行仿真。覆盖率要求尽量高。 系统仿真：将整个硬件系统合在一起进行仿真。此时整个仿真平台包含了逻辑周边芯片接口的仿真模型，以及BFM、Testbench等。系统仿真需要根据被仿真逻辑的功能、性能需求仔细设计仿真测试例和仿真测试平台。系统仿真是逻辑设计的一个大分支，是一门需要专门学习的学科。 博文来源： fy2k的博客——FPGA乐园！ EDNC BLOG

    本博客的第一篇博文，先从Verilog的语法说起。     在FPGA的设计中，组合逻辑设计中，if else,case 语句要书写完全。基于此我拟写做了如下设计：      其对应的RTL视图： 可见电路产生了latch电路，锁存器的存在势必会存在产生毛刺的可能，这是我们做数字电子设计中不期望看到的。这时候我们就需要将if语句填写完整，可以将最后的if语句注释掉或者最后if后对应加入else部分（else q = 1'bx(不关心，也就是无关项)），这样既可能消除锁存器存在，减少毛刺发生概率。

    本博客的第一篇博文，先从Verilog的语法说起。     在FPGA的设计中，组合逻辑设计中，if else,case 语句要书写完全。基于此我拟写做了如下设计：      其对应的RTL视图： 可见电路产生了latch电路，锁存器的存在势必会存在产生毛刺的可能，这是我们做数字电子设计中不期望看到的。这时候我们就需要将if语句填写完整，可以将最后的if语句注释掉或者最后if后对应加入else部分（else q = 1'bx(不关心，也就是无关项)），这样既可能消除锁存器存在，减少毛刺发生概率。

    本博客的第一篇博文，先从Verilog的语法说起。     在FPGA的设计中，组合逻辑设计中，if else,case 语句要书写完全。基于此我拟写做了如下设计：      其对应的RTL视图： 可见电路产生了latch电路，锁存器的存在势必会存在产生毛刺的可能，这是我们做数字电子设计中不期望看到的。这时候我们就需要将if语句填写完整，可以将最后的if语句注释掉或者最后if后对应加入else部分（else q = 1'bx(不关心，也就是无关项)），这样既可能消除锁存器存在，减少毛刺发生概率。

这是一个RAM的代码： me ：使能信号 io： 控制输入输出 io=1接收，io=0输出 marL：地址寄存使能信号 /*----------------------------------------------------------*/ module ram_mar( clk , io , me , marL , bus ) ; input clk,io,me;  //me=1,io=1接收数据 input marL; inout bus ; reg addr_r = 8'b0 ; always@(posedge clk) begin         if ( marL ) begin              addr_r = bus ;         end         else begin              addr_r = addr_r;         end end reg   ramr ; always @(addr_r or me or io or bus) begin         if ( me io ) begin               ramr = bus ;         end         else begin               ramr = ramr ;         end end assign bus = ( me ( ~io ) ) ? ramr : 8'bzzzz_zzzz ; endmodule /*----------------------------------------------------------*/ 编译时没有警告， 综合后出现如下警告： Warning: Latch ramr~1360 has unsafe behavior      Warning: Ports D and ENA on the latch are fed by the same signal addr_r 分析语法肯定没问题 ，第一个always也肯定没问题，问题就出在第二个always ！ 在第二个always中没有Clk，也就是纯组合逻辑！ 因为bus是双向口，从RAM --- bus --- RAM 形成一个大的组合和回环！ 这样的组合设计本身很不好，这次综合器碰巧优化出了正确的电路，下次可不一定！ 而且从设计的可靠性、提高工作时钟来考虑，都应该尽量采用同步时序。 修改后的代码如下： /*-------------------------------------------------------*/ module ram_mar(clk,io,me,marL,bus); input clk,io,me;//me=1,io=1接收数据 input marL; inout bus; reg addr_r = 0 ; always@(posedge clk)begin if ( marL )begin     addr_r=bus;     end else begin     addr_r=addr_r;     end end //(*ramstyle="logic"*) reg ramr ; always@( posedge clk)begin if ( me io) begin     ramr = bus ;     end else begin     ramr = ramr ;     end end assign bus=( me ( ~io ) ) ? ramr : 8'bzzzz_zzzz ; endmodule /*---------------------------------------------------*/ 两个代码在Quartus II下综合出的电路一模一样，不知道在Synplify下会不会有不一样的结果，感兴趣的话可以试一下。下面是RTL图：