原创
FPGA设计中组合电路中if else语句和case语句写完全的重要性
本博客的第一篇博文，先从Verilog的语法说起。
在FPGA的设计中，组合逻辑设计中，if else,case 语句要书写完全。基于此我拟写做了如下设计：
其对应的RTL视图：
可见电路产生了latch电路，锁存器的存在势必会存在产生毛刺的可能，这是我们做数字电子设计中不期望看到的。这时候我们就需要将if语句填写完整，可以将最后的if语句注释掉或者最后if后对应加入else部分（else q = 1'bx(不关心，也就是无关项)），这样既可能消除锁存器存在，减少毛刺发生概率。
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