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       Robei FPGA仿真软件是一款世界上最小的国产FPGA仿真工具。该软件具备先进的图形化设计工具，代码修改，Verilog编译仿真和波形分析。软件只有4.5M，但可以实现小型系统的设计，仿真和测试。软件生成标准的Verilog代码，可以直接用于Xilinx,Altera和Actel的设计工具。软件界面美观，简洁，15分钟就可以熟悉软件的操作，对比其他大型复杂软件，可以节省很多时间来实现同样的功能 。   软件特点：               若贝是世界上最小的FPGA设计的EDA工具， 已经小到可以运行在嵌入式平台。最新发布的Android平台的版本，具备了若贝软件的几乎所有功能，可以让用户随时随地的利用手机或者平板电脑进行FPGA设计。                 若贝是用于小模块设计的。一般大项目都要划分为几个比较小的模块来实现。这些小的模块不需要依赖于复杂的EDA工具，可以用若贝进行随时随地的设计。不管你在哪里，只要有了灵感，就可以掏出手机或者平板电脑进行设计。这就是这个软件的特色，也是唯一一款可以在移动平台上运行的EDA工具。                 目前软件只支持Verilog设计和仿真，发布有2个版本： Windows平台 和 Android平台 ，也就是说，你可以共享电脑和移动平台的设计模型，可以随时随地设计。                 告别了ISE,Quartus下载的极大容量，Robei仅需不到5M的体积，适合教育教学中。作为老师，你可以在课堂上用你的phone显示你授课的内容，更加具体形象，在实验教学中，使用Robei教学实验，学生也可快速掌握软件使用，程序的仿真与快速理解。作为学生，你可以拿着你的手机与同学分享和互传你的设计，将知识的领悟与吸收分享给同学，而作为项目人员，你可以将你的灵感随时随地的设计并仿真实现，能快速的解决项目问题，让你的团队分享你的贡献。          想在任何地点任何时间实现的你灵感吗，那就快快来熟悉下Robei吧，它将带你走进FPGA灵感的设计领域，让思想的火花随时随地迸发出来，实现它的价值，值得一题的是此软件目前针对教育机构和学生提供免费版本的使用，公司人员可联系Robei中国区域代理TEL18071103941，获得技术支持QQ243675849，方便公司快速开发项目。                                                           工作界面                                                          仿真界面             此外 博主下次会发布Robei软件具体介绍和使用教程，利用Robei开发小模块设计，让你领悟Robei的特色服务。        

       终于有点时间了，继续我们的Robei介绍吧        插个小话题，其实网上有Robei的介绍，但总带上国产的帽子，我感觉不妥，设计的软件为什么都得戴个国产帽子，以后怎么走出去，因为Robei面对的人群是热爱FPGA的好孩子，再说了altera等软件在他们国度有怎么称呼的吗，Robei是Robei，面向世界，走向未来。          Robei软件的下载地址： http://robei.com/?cat=4lang=zh        当你安装完软件后，会生成一个Robei的example包，初次使用你可以打开软件包的程序，感受下Robei软件的魅力哦。          任何软件都有工作界面，Robei的工作界面十分简单，先上传一张看看吧！！                                                               主界面         这就是Robei的主界面，映入眼帘的是工作框，最顶部的是菜单栏，下面就是工具栏了，工作框下面就是软件提示信息，在这里可以看到软件提示用户操作的正确性哦。       在工作框左边是工程里面建立的模块，用户可以清晰的看到自己建立的模块了。        Robei软件使用是需要注册的，目前针对教育用户，可联系QQ243675849免费提供教育用户试用，Robei注册方式如下操作：点击菜单栏的help-----register，提交软件序列号即可使用了。     如果看到这样的提示，那恭喜你软件可以授权使用啦！！                    注册完后提示用户可以使用          Robei软件的仿真使用教程，大概分为四部分。 第一部分：自己设计模块需要实现的功能，将需要的各个模块划分好 第二部分：建立各个模块的verilog描述语言 第三部分：建立testbench文件，写代码，将各个模块用wire连接起来，并编译建立仿真波形文件。 第四部分：根据testbench文件测试代码的可行性，从波形图上面验证设计的正确性。 下面我将以编写与门逻辑的Robei测试，教大家使用这样的软件吧！   与门逻辑的真值表 A B Y 0 0 0 0 1 0 1 0 0 1 1 1     Y=A*B; 熟悉了与门逻辑，我们就开始吧！！ 打开Robei软件，点击File---New(也可以直接在工具栏第一个带有+文件夹的按钮上轻轻点击下哦)，出现以下界面 这样就到了建立文件，Module Name （模块名字）这里是与门，我就取名为andgate（PS:不要与关键字等相同）Module Type（模块类型），这里有module 和 testbench两种，module是建立的模块，testbench是对模块的测试，Robei的使用是先建立各个module文件，再对module进行测试才可以看到美丽的波形哦（PS：在这里与颜色相关的地方是可以自己编辑的哦）。然后就是Language（暂时只支持verilog，以后会有更多语言的版本的），再就是端口申明了，你有几个输入，几个输出，与门测试逻辑有2个输入，一个输出。OK，以后就到工作区域啦，如下图          这是工作界面，进入以后都是初始化的管脚，这里你可以修改关键的名字，比如管脚p0，双击p0，在工作界面右边有p0的属性，你可以修改它的参数，比如名字，color Date Type，Datesize等，在andgate框图下面有2个按钮，一个是Graph 一个是code，Graph是图形，code是你编写的代码，在这里，点击code 在里面输入 assign  y=ab；然后点击保存按钮，到文件夹里面，为了检查你写的是否错误，可以运行build---run，就可以看到Robei给你的提示了，如果错误就会有提示的哦，然后按照同样的方法建立testbench文件，在这里我就取名test，设置如下 然后保存（路径和刚才andgate一致），然后在code里面填写测试代码 initial begin p0=1'b0; p1=1'b0; #5 p0=1'b0; p1=1'b1; #5 p0=1'b1; p1=1'b0; #5 p0=1'b1; p1=1'b1; #5 $finish; end 保存后编译，运行run，编译代码。 在点击tool下面的connect，将测试端口与模块端口连接起来，保存后运行run，生成仿真激励文件。     点击build----wave，出现如下波形   这就是仿真波形，可以看到管脚，在这里，我们仿真test文件，故把p0，p1，p2添加到左框图去即可直接看到仿真结果，在这里，我们看到的是与门的测仿真试。如图下 由测试文件可以看到结果是正确的哦，好了，大家可以尝试下，不清楚的可以一起交流哦，QQ243675849，想获得更多技术支持，请QQ联系哦