标签: verilog、编写流程、入门

四个步骤：头文件、接口描述（信号列表的定制）、逻辑功能的描述、编译。 步骤如下： 1.头文件：笔者现在未感觉到头文件的重要性，所以在此先省去。 2.接口描述（信号列表的制定）： ·timescale 1ns/1ns module A (         //globol clock and globol reset   input clk;   input rst_n;   //user interface   input a;   ...;  output c; ); ... endmodule 3.逻辑功能描述： always@（posedge clk or negedge rst_n） begin ... end 4.编译，出现问题要修改，直到编译成功 说明：步骤3放在步骤2中endmodule前的省略号部分