标签: esd电容

今天同事遇到一个问题，引发了一些和另一个同事的议论。 事情是这样的，在设计产品的时候，有时候一张图中包含了很多个平台，共用同一个平台，只不过分成高低中配，甚至还有不同的车型。因此往往有很多的输入和输出口都不用，但是毕竟这些模块的引脚已经在上面了，我们是否简单的把所有的元件全部去除呢，事实上是否定的，我们还是需要将一些很重要的器件保留的，比如单片机的上拉或者下拉的电阻，比如端口的防静电电容或者齐纳管。 齐纳管很好处理，毕竟在静电的时候自己本身就是一个低阻抗的泻放渠道，比较容易泻放出去，那么电容呢？孤零零的一颗电容，是否自己可以很安全呢。在写电容选择概要的时候谈到需要给电容设计泻放回路，以引导浪涌干扰和静电电荷泻放。实质上需要指出的是，越来越的轿车取消了静电带，也就是将车身后的静电条去除掉。当人接触车身的时候，通过人体将静电电荷释放出去，也就是模块地到车身地再通过人身体到大地，将所有积累的电荷泻放出去，虽然听起来有些诡异，不过也是一条选择。因此对于端口的陶瓷电容，如果本身存在泻放电阻，还是进行保留。如果是继电器之类，而且加上二极管高端输出的那种，只能依靠电容本身的并联电阻将电荷慢慢释放出去，毕竟悬浮的引脚由于没有线束，耦合进来的静电和浪涌相对较少。 关于电容的事情，还要废话几句，以前写过 ESD电容 问题，不过没写太明白，需要补充说明一下。 理想电容是认为源端电荷分配到了两个电容上，引起电容的电压（忽略内阻和泻放电阻消耗的电荷） 以一般我们所使用的2.2nF～100nF的电容的电压为：   这是150pf的模型，330pf的要恶劣一倍。实际上我们一般我们认为电容的瞬态电压可以比额定的DC电压高1.5倍，也就是额定电压的2.5倍。 根据KEMET提供的数据，实际结果可能要乐观一些，我节选一下C0G100V的和X7R100V的 而且最奇怪的是50V的耐压的电容比100V的差不了太多，因此我很怀疑这个长期使用的2.5倍定律是否在电容改进的工艺过程中有足够的效用 再说说我的亲身经历，我刚进公司的时候曾经做过实验，拿了两款10nF的0603的50V耐压的汽车级电容（两个公司）。 这两款电容一款能撑到 6kV，一款活到了15kV。 因此，保守一些还是用2.5倍，激进一些的可以选小一些，然后多做些实验。 C0G的电容要比X7R贵2倍以上，而不同耐压值除了有些容量比较冒险以外，属于20～30%的价格增幅，封装大小的价格也是以50%为单位的，因此可选用0805（如果空间允许的话）或0603的电容。 电容大了以后会存在很多的问题，信号失真或者什么的，因此在通信线上都是采用的双向的齐纳管。 PS：我电脑主机只能躺着不能站着，估计是内存插糟的问题，求深入了解的兄弟解答。

如果汽车电子模块有不用的引脚，那么我们如何去处理呢？ 我们在处理时，可以考虑直接连接到地平面上去。（参考福特公司的处理方案ELCOMP17） （Modules that have spare pins (never used in any version using the same PCB); these pins shall be tied to the module ground plane.） 如果有射频接受模块的话，这些引脚的接地可能会造成射频接受性能的降低，这时候就不能使用接地的方式了，必须使用ESD的电容和放电电阻来消除静电的影响了。 还有一种例外也是很常见的，如果这些不用的引脚附近有电源或者HSD输出的时候，我们就必须考虑把这些引脚接电容或者地了。显而易见的是，如果这些引脚相邻小于5mm，在不断的插拔过程中，引脚可能弯曲，这样会引起严重的断路事故，这是不被允许的。 当然ESD电容和放电电阻不一定必须接到地，也可以接到阻抗低的电源。以上所有的措施都是为了防止静电从意想不到的路径传递到板上。 我们看看ISO10605的描述   我们在设计ESD电容的时候，电容的容值是有限的，额定电压也是有限地，该如何去选取呢？总结如下： Applied Voltage Levels     * For a specific ESD test Level, the lower the value of capacitance under test, the greater the voltage applied.     * Higher values of capacitance can withstand high levels of ESD pulses。     * The actual applied voltage is also limited by air discharge, which is a function of the case size.     * Capacitor Capabilites ESD电压大小和电容容值 对于特定ESD测试，容值越小，加到电容上的电压越高，参考ESR放电模型可以得出这样的结论。 电容容值大，可以抵抗较高的电平。实际加在电容上的电压受空气放电的影响，和外壳容器大小是相关的。 Dielectric materials and Rated Voltage     * C0G will wishstand higher levels of ESD for the same voltage rating and capacitance value     * Higher voltage ratings are important if higher ESD levels were going to be involved     * For the same chip size, as the voltage rating increases, the maximum capacitance available decreases 填充材料和额定电压 这里有几点要注意的，首先C0G这种材质的电容最稳定也是性能最好的对于过ESD实验来说，其次电容的额定电压越大过高等级的ESD实验越有帮助。最后同样尺寸的电容，额定电压增加时，容值是受限的（电容发展越来越快的情况下，这种情况在改善。） Chip Size     * Chip size has little effect on basic ESD capability,providing the same capacitance value is available at the same voltage rating     * For smaller chip sizes, the maximumu availabe capacitance at the same voltage rating decreases     * Reduction of chip size should be evaluated carefully for ESD critical appliactions.This is  especially true if it is necessary to trade off voltage rating or capacitance value     * Use of 0603 chip sizes will most likely result in lower ESD levels.Air Breakdown is a factor to be considered     * Chip sizes samller than 0603 should not be used in ESD critical Applications 电容封装大小    电容大小对ESD能力影响不大，如果是同样的容值和同样的额定电压的情况下。    越小的封装，其最大可实现的容值是受限制的，在额定电压情况相同的条件下。    减小电容封装在严酷的ESD要求下需要谨慎。    0603的电阻普遍用在低ESD要求下，空气击穿是一个主要因素。小于0603不能使用。 Voltage Coefficient     * C0G dielectric materials are close to ideal, and are not affected by voltage coefficients     * X7R dielectric materials are Ferro electric, this effect increase the voltage applied     * Higher voltage ratings are again desirable to reduce the impact of the voltage coefficient on the voltage applied     * Smaller size chips may also influence the impact of the voltage coefficient 电压增加对容值的影响，C0G来说几乎不变，X7R会增大，额定电压高会削弱这种影响。 小封装也会对此起作用。 下面为实验和分析数据，摘自KEMET分析报告：