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在MAX+PlusII和QuartusII中，如果某个输入信号直接作为时钟使用（例如作为D触发器的CLK），系统在编译、综合时会自动将其作为全局时钟信号处理，导致编译/综合错误。为避免这种“假”错误出现，在设计时要注意如下两点： 1、如果该输入不是从CPLD/FPGA的专用时钟脚输入，则必须将该信号缓冲后才能送至触发器的CLK端，在MAX+PlusII中可使用一个“与门”之类的逻辑门来缓冲，在QuartusII中可使用一个“Global”来缓冲，这样，MAX+PlusII或QuartusII就把它作为普通输入来处理了。 2、如果该输入确实定义在CPLD/FPGA的时钟输入脚（如GCLK0、GCLK1等），则在设计时不要加任何缓冲电路，可直接连至触发器的CLK端。 此外，Altera公司强烈建议设计中的主时钟（如外部晶体输入）从CPLD/FPGA的全局时钟脚引入，因为这些脚内部有时钟信号的专用处理电路，如去毛刺、加大驱动能力等。

在Altera EPLD/FPGA 编程工具MAX+PlusII和QuartusII中，用到的并口下载电缆有三个版本： 1、ByteBlaster，第一代并口下载电缆，仅支持5V电源的EPLD/FPGA，只能用在MAX+PLUS II中。 2、ByteBlasterMV，第二代并口下载电缆，支持3.3V和5V电源的EPLD/FPGA，可用在MAX+PlusII和QuartusII中。 3、ByteBlasterII，第三代并口下载电缆，支持1.8V、2.5V、3.3V、5V电源的EPLD/FPGA，可用在MAX+PlusII和QuartusII中。 下载电缆并口DB25的15脚用于电缆版本识别，ByteBlaster的15脚接地，而ByteBlasterMV的15脚接电源。其实，将ByteBlaster中的LS244改为HC244，15脚改接电源，就变成ByteBlasterMV了。 ByteBlasterII的15脚也接地，但其内部电路供电不像前两种来自目标板，而是从并口控制线上“窃取”，因此可适应1.8~5V电压的目标芯片。StratixII 和Cyclone/CycloneII等FPGA的配置只能用ByteBlasterII。 此外，在MAX+PlusII和QuartusII中使用并口下载电缆要注意如下几点： 1、MAX+PlusII可用在WIN98和WIN2K/XP中，如果用在WIN2K/XP中，必须人工安装并口下载电缆的驱动程序，驱动程序位于MAX+PlusII安装目录的“drivers”子目录下，安装时在“常见硬件类型中”选择：“声音、视频和游戏控制器”。 QuartusII只能用在WIN2K/XP中，并口下载电缆的驱动程序在安装QuartusII时已自动安装。 2、在WIN2K/XP平台运行MAX+PlusII,使用并口下载电缆第一次下载时会跳出“Hardsetup”对话框，其中"Hardware Type:“中只有”No Hardware"、“MasterBlaster(USB)"和"MasterBlaster(COM)”三项，并没有并口下载电缆选项。这时可先点击”MasterBlaster(COM)“，然后就有并口下载电缆选项了（如”ByteBlaster(MV)“)。 最后提一下初学者使用MAX+PlusII经常遇到的一个问题：使用MAX+PlusII打开一个文件（gdf或tdf)进行编译时，其”“Start”按钮是“灰色”的，无法编译。这时，只有点击“File | Project | Set Project to Current File”将当前（缺省）工程与文件关联即可。